本文設(shè)計了容量為4K*8的同步雙端口隨機靜態(tài)存儲器（SRAM-Static Random Access Memory）。在設(shè)計中采用了預(yù)充電及平衡技術(shù),分段譯碼等技術(shù)。整個電路包括存儲陣列、譯碼電路、時鐘及控制電路、敏感放大器、數(shù)據(jù)輸入輸出電路,預(yù)充電路等部分。在SRAM的設(shè)計中著重考慮了提高SRAM可靠性和單粒子翻轉(zhuǎn)的能力。本文分析了單粒子輻射對集成電路可靠性的影響,特別是對SRAM存儲器的影響。建了粒子沖擊的形成的瞬態(tài)電流的方程。利用VerilogA語言建立單粒子形成的瞬態(tài)電流模型比較分析了現(xiàn)有的高可靠的存儲單元的性能。根據(jù)分析結(jié)果和現(xiàn)有工藝要求,設(shè)計了高可靠的靜態(tài)存儲單元。使用了HSpice仿真存儲器的電路功能和抗干擾能力。結(jié)果顯示高可靠的存儲器在節(jié)點受到輻射產(chǎn)生10pC電荷影響下仍能夠正確的工作。高可靠的存儲器在工作頻率、時序、功耗等方面同通用型的存儲器相同,達到了設(shè)計目標。 

【文章來源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁數(shù)】：66 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖2-1雙端口SRAM的結(jié)構(gòu)框圖

哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文2.2 時鐘及控制信號的設(shè)計雙端口的同步靜態(tài)存儲器的兩個端口分別工作在兩個獨立的時鐘信號域。SRAM 的時鐘信號是由外部引入的，外界的時鐘信號的占空比并不是確定的。而我們在 SRAM 的內(nèi)部讀、寫均在時鐘的控制下進行了。時鐘的高電平時SRAM 進行數(shù)據(jù)讀寫。如果時鐘的占控比較大即時鐘的高電平的時間較長，則有可能在時鐘高電平的時候，輸入地址信號發(fā)生改變從而有可能有多個存儲單元被讀寫。在實際的應(yīng)用過程中我們通過一組反向器和傳輸們的延遲來精確控制時鐘在高電平的時間。具體的仿真波形如圖 2-2 所示。

WLB 兩條字線。其雙端口的讀寫是獨立的，因此可以大大提高讀寫數(shù)據(jù)的速度。圖２-３ 雙端口 SRAM 存儲單元Figure.2-3 Dual-port SRAM Cell雙端口的器件能夠同時訪問（讀取或?qū)懭耄┐鎯ζ麝嚵�，因而雙端口RAM 的器件能以兩倍于單端口 SRAM 的速率訪問數(shù)據(jù)。存儲器帶寬的定義為：給定時間內(nèi)可通過器件訪問的數(shù)據(jù)量。通常單位為Mbps。帶寬的主要組成部分為I/0 速度、接入端口寬度以及存儲器可用的接入端口數(shù)量。由公式(2-1)可計算出帶寬[ 14]：帶寬＝I/O 速度×接入端口寬度×接入端口數(shù) (2-1)顯然，接入端口帶寬和接入端口數(shù)所決定 SRAM 性能時與時鐘頻率同樣重要。雙端口 RAM 實現(xiàn)了早先器件所無法實現(xiàn)的大量應(yīng)用。雙端口 RAM 還支持每個端口上完全獨立的時鐘域，這就將端口的功能、存取和尋址與其相連的器件分離。這種靈活性使得雙端口 RAM 能夠在完全不同的時鐘域內(nèi)實現(xiàn)數(shù)據(jù)的無縫緩沖，并簡化了接口器件的優(yōu)化工作。由于雙端口可在兩種不同時鐘域內(nèi)靈活操作，因此給系統(tǒng)帶來的實際利益可能大大超出兩倍速度的范疇。雙端口的 SRAM 高數(shù)據(jù)吞吐率使它主要用做- 8 -

【參考文獻】：
期刊論文
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本文編號：2913573