在40nm工藝下完成了一款高性能DSP芯片中DDR3存儲接口的物理設計,提出并實現(xiàn)了DDR3存儲接口的布局規(guī)劃、時鐘樹和時序收斂方法.在布局規(guī)劃階段,綜合考慮了面積、時序等因素,確定了DDR3的布圖形狀大小以及內(nèi)部宏單元、IO單元的規(guī)劃;在時序收斂階段,分析了DDR3的時鐘和路徑結構,并針對關鍵路徑進行精細的手工規(guī)劃,提出并實現(xiàn)了自動化skew檢查腳本框架,成功將各個PHY域內(nèi)總線的偏差控制在40ps以內(nèi).實驗結果表明,此設計達到了頻率533 MHz、最大數(shù)據(jù)率2 133 Mb/s的目標. 

【文章來源】：微電子學與計算機. 2017年07期 第79-83頁 北大核心

【文章頁數(shù)】：5 頁

【文章目錄】：
1 引言
2 DDR3存儲接口的布局規(guī)劃
    2.1 布圖形狀規(guī)劃
    2.2 DDR3宏單元的規(guī)劃
    2.3 Bump與IO的規(guī)劃
3 DDR3存儲接口的時鐘樹設計與時序收斂
    3.1 DDR3存儲接口的時序要求
    3.2 DDR3時鐘樹的規(guī)劃
    3.3 DDR3的時序收斂
4 設計結果與分析
5 結束語


【參考文獻】：
期刊論文
[1]基于SMIC40LL工藝的DDR物理層IP設計[J]. 戴頡,張浩,杜麗,王強,孔亮.  中國集成電路. 2013(08)

碩士論文
[1]DDR3存儲控制器的設計與實現(xiàn)[D]. 彭陳.國防科學技術大學 2014
[2]高性能DDR3存儲控制器的研究與實現(xiàn)[D]. 萬軼.國防科學技術大學 2008



本文編號：2904666