微處理器內(nèi)核關(guān)鍵路徑上TLB由Data陣列和Tag陣列組成。Data陣列由SRAM實現(xiàn),而Tag陣列通常由CAM實現(xiàn)。CAM通過并行快速匹配支持TLB加速虛實地址轉(zhuǎn)換。因此,CAM的速度對微處理器性能產(chǎn)生深遠影響。采用全定制方法設(shè)計的CAM速度快、面積小,具有廣泛的應(yīng)用價值和重要的實踐意義。 本文的主要貢獻和創(chuàng)新點有: 優(yōu)化了雙匹配線結(jié)構(gòu)設(shè)計。將分級匹配線的思想引入雙匹配線結(jié)構(gòu),與原有結(jié)構(gòu)相比,匹配操作獲得更快的速度; 優(yōu)化了譯碼器設(shè)計。用兩3-8譯碼器實現(xiàn)一個6-64譯碼器,兩3-8譯碼進行預(yù)譯碼,并且實現(xiàn)的6-64譯碼器采用分割字線的方式兩邊驅(qū)動字線,均衡字線負載,提高譯碼速度; 全定制實現(xiàn)了滿足TLB性能要求的高速CAM。CAM的讀和寫操作在時鐘正周期進行地址譯碼,時鐘負周期進行測試讀和數(shù)據(jù)寫;匹配操作在時鐘正周期進行。版圖后模擬結(jié)果表明,最差情況下,讀操作時間為688ps,寫操作時間為645ps,匹配操作時間為382ps;版圖面積0.11mm2。 本文還基于65納米CMOS工藝,研究了CAM位單元的容軟錯技術(shù),提出了兩種具有容軟錯功能的CAM位單元,實驗表明這兩種CAM位單元具有較強的容軟錯效果。
【學位單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位年份】：2010
【中圖分類】：TP333
【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景
    1.2 國內(nèi)外相關(guān)研究
    1.3 課題研究內(nèi)容
    1.4 課題主要創(chuàng)新工作
    1.5 文章組織
第二章 CAM研究及總體設(shè)計
    2.1 CAM位單元研究
    2.2 CAM匹配線結(jié)構(gòu)研究
    2.3 CAM總體設(shè)計
        2.3.1 CAM工作時序
        2.3.2 CAM總體結(jié)構(gòu)
    2.4 本章小結(jié)
第三章 CAM電路設(shè)計與驗證
    3.1 匹配線結(jié)構(gòu)設(shè)計
    3.2 基本位單元設(shè)計
    3.3 匹配驅(qū)動電路設(shè)計
    3.4 譯碼器電路設(shè)計
    3.5 讀寫電路設(shè)計
    3.6 控制信號電路設(shè)計
    3.7 其它電路設(shè)計
    3.8 整體電路模擬
    3.9 本章小結(jié)
第四章 CAM版圖設(shè)計與驗證
    4.1 全定制版圖設(shè)計流程
    4.2 版圖布局規(guī)劃
    4.3 CAM版圖設(shè)計
    4.4 CAM版圖驗證
    4.5 CAM版圖模擬
    4.6 版圖后驗證
    4.7 本章小結(jié)
第五章 CAM容軟錯技術(shù)研究
    5.1 軟錯誤原理
    5.2 CAM位單元的軟錯誤評估
    5.3 容軟錯CAM單元的設(shè)計
    5.4 容軟錯CAM單元驗證
    5.5 本章小結(jié)
第六章 總結(jié)與展望
    6.1 課題工作總結(jié)
    6.2 工作展望
致謝
參考文獻
作者在學期間取得的學術(shù)成果

【引證文獻】

相關(guān)碩士學位論文 前1條

1 趙亞麗;半定制與全定制混合流程時鐘網(wǎng)絡(luò)設(shè)計[D];國防科學技術(shù)大學;2011年

本文編號：2893073