發(fā)布時間：2020-11-19 08:25

　　 隨著集成電路集成密度的持續(xù)提高和成本的不斷降低,單一芯片內能夠集成更多的器件,采用更復雜的結構,完成更強大的功能。 浮點運算能力是考察一款通用處理器性能的重要指標之一。浮點乘加部件作為一種功能強大且用途廣泛的運算部件,可以顯著提高處理器的浮點運算能力。這一點已被多款商用的通用處理器所證明。因此,高性能通用處理器有必要增加浮點乘加部件。 浮點乘加部件的優(yōu)點包括:速度快,精度高,能夠降低對總線帶寬的需求,減少讀寫寄存器堆的壓力,提高指令吞吐率等。此外,浮點乘加部件能夠執(zhí)行單獨的乘法和加法指令,還能夠在軟件控制下進行除法、開根運算,實現(xiàn)基本函數(shù)功能。 傳統(tǒng)的浮點乘加部件采用“乘法-加法-規(guī)格化-舍入”的結構。與此不同,本文采用更為先進的浮點乘加部件結構,即“乘法-規(guī)格化-加法并舍入”,有效降低了延時,性能更為突出。缺點是付出了較大的面積代價。 前導1預測(LOP)是浮點乘加部件設計的關鍵算法之一。浮點乘加部件需要實現(xiàn)3個操作數(shù)的前導1預測電路,傳統(tǒng)的LOP算法不能直接處理3個操作數(shù),通過間接方法實現(xiàn)又會增加關鍵路徑延時并增大電路面積。針對這一局限,本文提出了三個操作數(shù)的前導1預測算法,進行了理論推導和實驗比較,可以有效縮短前導1預測電路的延時并減少面積,從而縮短整個乘加部件的延時。通過浮點乘加部件執(zhí)行乘加、乘法、加法的延時都是一樣的,這可能會造成某些應用下乘加部件的性能反而不如乘法器和加法器的情況。乘法/加法旁路技術可以改變這種情況,將浮點乘加部件執(zhí)行乘法/加法的時間有效降低,從而提高浮點乘加部件的總體浮點性能。
【學位單位】：中國科學院研究生院（計算技術研究所）
【學位級別】：碩士
【學位年份】：2005
【中圖分類】：TP332
【部分圖文】：

集成電路的集成密度和成本在過去的 20 多年間發(fā)生了革命性的變化。芯集成度始終按照莫爾定律（Moore Law）預測的速度發(fā)展，即單個芯片上集晶體管數(shù)目隨時間按指數(shù)規(guī)律增長，大約每三年翻兩番。同時，隨著 CM藝尺寸的不斷降低，單位數(shù)量晶體管的制造成本也在不斷降低。這些發(fā)展趨得通用處理器可以采用更復雜的體系結構結構、集成更多的功能部件典型的通用處理器的功能部件包括整數(shù)加法、乘法、除法和開根部件，浮法、乘法、除法和開根部件，以及完成比較（compare）、移動（move）、轉convert，整數(shù)轉浮點數(shù)，浮點數(shù)轉整數(shù)）功能的其他部件等。然而，已有的部件并不能很好地滿足大規(guī)�？茖W計算和工程計算問題對處理器浮點運算的要求，迫切需要一類更加強大的功能部件。應用程序是衡量通用處理器性能的最好標準。人們通常采用 SPEC 作為測序，它是一組被廣泛采用的測試處理器性能的基準程序，由若干應用程序組成蓋了操作系統(tǒng)、科學計算、工程應用等許多領域，分為整數(shù)測試程序和浮點程序兩部分，分別得到整數(shù)性能指標 SPECint 和浮點性能指標 SPECfp。在[1]中 1997 年 Oberman 研究了 SPEC92 中的各個浮點應用程序（14 個），得種浮點指令（包括加法、減法、乘法、除法以及開根等）占所有浮點指令的比，如圖 1.1 所示（SPEC92 中的各個應用程序編譯時都采用 O3 的優(yōu)化選項

浮點加法指令包括 add，sub，move， conv所有浮點指令的 55%，浮點乘法大約占 37%。通們發(fā)現(xiàn)大量的浮點加法和乘法指令出現(xiàn)在矩陣運算相乘或向量相乘（點積），歸結起來就是計算內積nnb+a b+ +a b122內積的過程中，大量的浮點乘法和浮點加法是交疊法和加法指令具有數(shù)據依賴關系。如果將具有依賴一條運算指令，使用一個功能部件計算，經過一個始效降低浮點運算的執(zhí)行時間，顯著提升通用處理器發(fā)，IBM RISC System/6000 提供一條指令計算 a *Fused Multiply-Add）或乘加聯(lián)合操作（Multiply-A3]中的規(guī)定，乘加聯(lián)合（縮寫為 MAF）操作定義為執(zhí)存器 a 與寄存器 b 的值相乘，乘積與寄存器 c 的值整個操作只進行一次舍入，中間結果既不舍入，也加聯(lián)合操作的運算部件稱為乘加聯(lián)合部件，分為整ting-point）兩類，本文重點放在浮點乘加聯(lián)合部件合部件的典型結構。

作 x := a * b + c 的乘數(shù) a 為 1，或者加數(shù) c 為 0，可或者乘法（a * b + 0），稱為退化的乘加操作（degene，IBM POWER 系列和 Intel IA-64 架構的處理器就是和浮點乘法的。部件能夠實現(xiàn)乘法或加法，必須在硬件上增加特路和邏輯，并且當結果為零時確定零的符號也比較復符號的）。加部件的其他優(yōu)點對于寄存器堆，總線帶寬，指令吞吐率和編譯器等都需要讀 3 個寄存器，寫 1 個寄存器，中間結果（乘積執(zhí)行的乘法和加法指令一共需要讀 4 個寄存器，寫 都要通過總線來傳送，因而增加乘加部件可以減小功，并降低功能部件對總線帶寬的需求（見論文[5]）。m/6000 中的 FMAF 部件，說明了這一點，如圖 1.4
【引證文獻】

相關博士學位論文 前1條

1 朱海濤;面向高密度計算的多核處理器結構研究[D];中國科學技術大學;2011年

本文編號：2889956