DDR總線信號(hào)完整性分析技術(shù)研究
本文關(guān)鍵詞:DDR總線信號(hào)完整性分析技術(shù)研究,由筆耕文化傳播整理發(fā)布。
【摘要】:隨著DDR技術(shù)的發(fā)展,其總線速率不斷上升,工作電壓不斷下降,使得信號(hào)完整性的問(wèn)題越來(lái)越突出。傳統(tǒng)的DDR總線分析方法存在一定的局限性,導(dǎo)致DDR總線的仿真分析結(jié)果與實(shí)際波形的偏差較大,使得通過(guò)仿真方法指導(dǎo)產(chǎn)品設(shè)計(jì)的意義下降。 本論文從信號(hào)完整性理論入手,介紹了傳輸線理論、反射串?dāng)_理論、電源完整性理論。并以此為基礎(chǔ),系統(tǒng)地闡述DDR中最典型的同步開關(guān)噪聲(SSN)現(xiàn)象的形成機(jī)理,并對(duì)DDR中最重要的時(shí)序計(jì)算方法進(jìn)行了詳細(xì)的闡述。針對(duì)如何提高DDR仿真精度,本文基于Power-aware SI技術(shù)系統(tǒng)地提出了DDR總線中晶體管、硅片電路、封裝基板、PCB等模塊對(duì)應(yīng)的不同Power-aware SI模型構(gòu)建方法,并將這些模塊的模型結(jié)合在一起,構(gòu)建了完整的DDR仿真系統(tǒng),實(shí)現(xiàn)真正意義上的系統(tǒng)級(jí)分析方法。論文基于Power-aware SI技術(shù)在時(shí)域上同時(shí)模擬出了高精度的信號(hào)和電源波形,完成動(dòng)態(tài)時(shí)序分析計(jì)算。論文提出的方法大大提高了DDR總線系統(tǒng)仿真分析的精度,對(duì)產(chǎn)品設(shè)計(jì)有很重要的實(shí)際指導(dǎo)意義。
【關(guān)鍵詞】:DDR 信號(hào)完整性 Power-aware SI 同步開關(guān)噪聲(SSN) 時(shí)序分析
【學(xué)位授予單位】:華東理工大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2015
【分類號(hào)】:TP336;TN911.6
【目錄】:
- 摘要5-6
- Abstract6-9
- 第1章 緒論9-15
- 1.1 研究背景與意義9-12
- 1.1.1 信號(hào)完整性分析簡(jiǎn)介9
- 1.1.2 DDR總線簡(jiǎn)介9-10
- 1.1.3 DDR信號(hào)完整性分析概述10-11
- 1.1.4 Power-aware SI概述11-12
- 1.1.5 DDR中Power-aware SI的分析意義12
- 1.2 國(guó)內(nèi)外信號(hào)仿真的研究現(xiàn)狀12-13
- 1.2.1 國(guó)外信號(hào)仿真的研究現(xiàn)狀12-13
- 1.2.2 國(guó)內(nèi)信號(hào)仿真的研究現(xiàn)狀13
- 1.3 本文研究的主要內(nèi)容13-15
- 第2章 信號(hào)完整性基礎(chǔ)理論15-26
- 2.1 傳輸線理論15-17
- 2.2 反射17-19
- 2.3 串?dāng)_19-20
- 2.4 電源完整性理論20-26
- 2.4.1 電源分配系統(tǒng)22-23
- 2.4.2 去耦電容23-26
- 第3章 DDR總線信號(hào)完整性分析技術(shù)研究26-43
- 3.1 SSN/SSO形成機(jī)理26-29
- 3.2 DDR總線時(shí)序計(jì)算29-32
- 3.2.1 源同步時(shí)鐘29
- 3.2.2 源同步時(shí)序計(jì)算方法29-32
- 3.3 DDR總線信號(hào)完整性建模技術(shù)研究32-43
- 3.3.1 晶體管電路模型33-37
- 3.3.2 硅片金屬連接層模型37-39
- 3.3.3 封裝基板/PCB板模型39-41
- 3.3.4 DDR系統(tǒng)的Power-aware SI模型41-43
- 第4章 基于Power-aware SI的DDR案例分析與優(yōu)化43-54
- 4.1 DDR仿真案例選定43-44
- 4.2 構(gòu)建DDR系統(tǒng)的Power-aware SI模型44
- 4.3 利用Power-aware SI模型分析DDR系統(tǒng)44-48
- 4.4 利用Power-aware SI模型優(yōu)化DDR系統(tǒng)48-50
- 4.5 基于Power-aware SI分析結(jié)果的時(shí)序計(jì)算50-54
- 第5章 總結(jié)與展望54-56
- 參考文獻(xiàn)56-59
- 致謝59
【參考文獻(xiàn)】
中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條
1 鄭常斌;張丹;黎淑蘭;劉元安;;PCB上兩平行微帶線的串?dāng)_分析[J];安全與電磁兼容;2007年03期
2 劉學(xué)觀;江盼盼;郭輝萍;曹洪龍;;高速數(shù)字信號(hào)在PCB中的傳輸特性分析[J];電波科學(xué)學(xué)報(bào);2009年03期
3 陳貴寶;閻山;;系統(tǒng)級(jí)封裝技術(shù)現(xiàn)狀與發(fā)展趨勢(shì)[J];電子工藝技術(shù);2007年05期
4 閆美云;;高速數(shù)字系統(tǒng)設(shè)計(jì)中的串?dāng)_分析[J];電子質(zhì)量;2007年05期
5 秦劍;余群;;基于高速PCB電路的信號(hào)完整性分析與設(shè)計(jì)[J];電子質(zhì)量;2007年05期
6 王巍;李建明;鐘國(guó)林;馬軻瀛;陳金鷹;;基于CADENCE的IBIS模型分析PCB信號(hào)完整性[J];安全與電磁兼容;2012年06期
7 姜向中;厲進(jìn)軍;張勝利;;華為公司是如何開展信號(hào)完整性與電源完整性分析研究工作的[J];中國(guó)集成電路;2006年02期
8 徐文波;保長(zhǎng)先;王健;;IBIS模型的信號(hào)完整性研究與仿真應(yīng)用[J];機(jī)電工程;2011年01期
9 杜廷輝;丁君;郭陳江;;PCB傳輸線間串?dāng)_抑制方法分析[J];計(jì)算機(jī)仿真;2010年09期
10 楊洪軍;劉永亮;;信號(hào)完整性設(shè)計(jì)中的端接匹配技術(shù)[J];四川理工學(xué)院學(xué)報(bào)(自然科學(xué)版);2008年02期
中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條
1 李君;系統(tǒng)級(jí)封裝的電源完整性分析和電磁干擾研究[D];西南交通大學(xué);2010年
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本文編號(hào):288005
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