發(fā)布時間：2017-04-06 01:10

  本文關鍵詞：DDR總線信號完整性分析技術研究，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著DDR技術的發(fā)展,其總線速率不斷上升,工作電壓不斷下降,使得信號完整性的問題越來越突出。傳統(tǒng)的DDR總線分析方法存在一定的局限性,導致DDR總線的仿真分析結果與實際波形的偏差較大,使得通過仿真方法指導產品設計的意義下降。 本論文從信號完整性理論入手,介紹了傳輸線理論、反射串擾理論、電源完整性理論。并以此為基礎,系統(tǒng)地闡述DDR中最典型的同步開關噪聲(SSN)現(xiàn)象的形成機理,并對DDR中最重要的時序計算方法進行了詳細的闡述。針對如何提高DDR仿真精度,本文基于Power-aware SI技術系統(tǒng)地提出了DDR總線中晶體管、硅片電路、封裝基板、PCB等模塊對應的不同Power-aware SI模型構建方法,并將這些模塊的模型結合在一起,構建了完整的DDR仿真系統(tǒng),實現(xiàn)真正意義上的系統(tǒng)級分析方法。論文基于Power-aware SI技術在時域上同時模擬出了高精度的信號和電源波形,完成動態(tài)時序分析計算。論文提出的方法大大提高了DDR總線系統(tǒng)仿真分析的精度,對產品設計有很重要的實際指導意義。
【關鍵詞】：DDR 信號完整性 Power-aware SI 同步開關噪聲(SSN) 時序分析
【學位授予單位】：華東理工大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP336;TN911.6
【目錄】：

• 摘要5-6
• Abstract6-9
• 第1章 緒論9-15
• 1.1 研究背景與意義9-12
• 1.1.1 信號完整性分析簡介9
• 1.1.2 DDR總線簡介9-10
• 1.1.3 DDR信號完整性分析概述10-11
• 1.1.4 Power-aware SI概述11-12
• 1.1.5 DDR中Power-aware SI的分析意義12
• 1.2 國內外信號仿真的研究現(xiàn)狀12-13
• 1.2.1 國外信號仿真的研究現(xiàn)狀12-13
• 1.2.2 國內信號仿真的研究現(xiàn)狀13
• 1.3 本文研究的主要內容13-15
• 第2章 信號完整性基礎理論15-26
• 2.1 傳輸線理論15-17
• 2.2 反射17-19
• 2.3 串擾19-20
• 2.4 電源完整性理論20-26
• 2.4.1 電源分配系統(tǒng)22-23
• 2.4.2 去耦電容23-26
• 第3章 DDR總線信號完整性分析技術研究26-43
• 3.1 SSN/SSO形成機理26-29
• 3.2 DDR總線時序計算29-32
• 3.2.1 源同步時鐘29
• 3.2.2 源同步時序計算方法29-32
• 3.3 DDR總線信號完整性建模技術研究32-43
• 3.3.1 晶體管電路模型33-37
• 3.3.2 硅片金屬連接層模型37-39
• 3.3.3 封裝基板/PCB板模型39-41
• 3.3.4 DDR系統(tǒng)的Power-aware SI模型41-43
• 第4章 基于Power-aware SI的DDR案例分析與優(yōu)化43-54
• 4.1 DDR仿真案例選定43-44
• 4.2 構建DDR系統(tǒng)的Power-aware SI模型44
• 4.3 利用Power-aware SI模型分析DDR系統(tǒng)44-48
• 4.4 利用Power-aware SI模型優(yōu)化DDR系統(tǒng)48-50
• 4.5 基于Power-aware SI分析結果的時序計算50-54
• 第5章 總結與展望54-56
• 參考文獻56-59
• 致謝59

【參考文獻】

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本文編號：288005