ALU(算術(shù)邏輯單元)是微處理器中最重要的部件之一,其速度、功耗和面積對微處理器性能具有決定性的影響。研究和設(shè)計高速度、低功耗、小面積的算術(shù)邏輯單元具有重要的研究和應(yīng)用意義。 本文對現(xiàn)有ALU結(jié)構(gòu)和分類進行了研究分析,并對其中的移位器、核心加法器的實現(xiàn)算法進行了重點分析。在此基礎(chǔ)上,得到了采用桶形移位器,組間跳躍進位、組內(nèi)超前進位的加法器優(yōu)化設(shè)計方案。分析表明,此方案能夠有效地提高ALU的綜合性能。 在優(yōu)化設(shè)計方案的框架下,本文完成了加法器邏輯優(yōu)化設(shè)計和網(wǎng)表級的電路優(yōu)化設(shè)計。對加法器的算法公式進行了邏輯變換,有效地避免了高速運算器由于不必要的翻轉(zhuǎn)帶來的功耗損失;在晶體管級的優(yōu)化設(shè)計上,對關(guān)鍵電路采用傳輸管電路設(shè)計,較為有效地減少了電路的晶體管數(shù)量。 本文還用HSPICE工具對所設(shè)計的電路進行了驗證,相關(guān)結(jié)果表明,所設(shè)計的電路功能正確;ALU的性能參數(shù)為:關(guān)鍵路徑延時為1.32ns,功耗為96.4mw,總共使用了4972個晶體管,達(dá)到了速度、功耗和面積的綜合性能要求。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2009
【中圖分類】：TP332.1
【部分圖文】：

第二章 ALU 相關(guān)算法研究 （HA）是一個（2,2）計數(shù)器，一個半加器（Half Adder）電路有兩兩個輸出（和 S 和進位輸出 C），它可以用圖 2.4 所示的半來描述。

從半加器的邏輯表達(dá)式可以看出：半加器不考慮來自低位的進位，僅僅計算兩個輸入數(shù)據(jù)位的和，如果有向高位的進位就輸出進位。從結(jié)構(gòu)和功能上可以說半加器是最為簡單的加法器，它通常是和全加器組合起來實現(xiàn)較復(fù)雜的加法運算，單獨使用的場合不多[22]�！� 全加器（FA）全加器是一個（3,2）計數(shù)器。和半加器相比較而言，它的第三個輸入位為進位輸入，通常接受來自低位的進位信號�？梢杂脠D 2.6 的全加器表格及簡單的符號

FA(+)CiCi-1Si0001 11 11000 000111 11111100 10 11 1圖 2.6 全加器符號及功能表這個電路的最通常的表達(dá)式為：i i i1S A B C = ⊕ ⊕ 1( )i i i i i iC A B C A B = + ⊕ 從上述邏輯表達(dá)式可以看出，全加器可以有很多種電路結(jié)構(gòu)實現(xiàn)方了全加器的一些電路結(jié)構(gòu)。
【引證文獻】

相關(guān)博士學(xué)位論文 前1條

1 謝元斌;異構(gòu)多核網(wǎng)絡(luò)安全處理器硬件優(yōu)化技術(shù)研究[D];西安電子科技大學(xué);2011年

相關(guān)碩士學(xué)位論文 前2條

1 董博輝;多核處理器高性能ALU單元設(shè)計研究[D];西安電子科技大學(xué);2010年

2 紀(jì)金國;高性能定點DSP中ALU單元的研究與設(shè)計[D];江南大學(xué);2013年

本文編號：2875917