在計算機(jī)系統(tǒng)中,存儲器是非常重要的部件,因為存儲器的存在,計算機(jī)擁有了“記憶”功能,才能夠正常工作。在眾多類型的存儲器中,由于系統(tǒng)在工作時會將外部存儲的數(shù)據(jù)放入內(nèi)存中運(yùn)行,因此內(nèi)存對系統(tǒng)的性能有著決定性作用。近些年來隨著大數(shù)據(jù)和人工智能的興起,為了能夠快速且高效地處理海量數(shù)據(jù),需要不斷增加內(nèi)存容量和頻率。內(nèi)存控制器決定了芯片能夠支持的內(nèi)存類型,并且將訪存請求轉(zhuǎn)換為滿足內(nèi)存協(xié)議要求的命令格式,所以研究內(nèi)存控制器對提升系統(tǒng)性能有著十分重要的意義。論文研究了通信SoC芯片的結(jié)構(gòu),對芯片設(shè)計過程中所應(yīng)用到的技術(shù)進(jìn)行深入的分析,其中包括SoC技術(shù)和AMBA總線協(xié)議規(guī)范,同時研究DDR3 SDRAM的結(jié)構(gòu)與工作原理。為了滿足芯片存儲數(shù)據(jù)的需求,通過對芯片結(jié)構(gòu)和DDR3協(xié)議的分析,提出了一種支持AXI總線接口的DDR3 SDRAM內(nèi)存控制器設(shè)計方案。設(shè)計的控制器針對不同應(yīng)用場景可以靈活配置。首先將控制器分為協(xié)議控制層和物理層。協(xié)議控制層由訪問接口模塊、配置接口模塊、初始化模塊、指令重排序模塊、非讀寫指令產(chǎn)生模塊、指令控制模塊、數(shù)據(jù)處理模塊、DFI接口模塊組成,分別對這些模塊的功能進(jìn)行分析然后使用硬件描述語言設(shè)計內(nèi)部邏輯。為了降低控制器的設(shè)計難度并減少設(shè)計周期,內(nèi)存控制器的物理層采用基于IP的方式直接與協(xié)議控制層互連。然后在搭建的SoC驗證平臺上對內(nèi)存控制器進(jìn)行虛擬原型驗證和FPGA原型驗證。最后對仿真結(jié)果進(jìn)行了分析,確保所設(shè)計的控制器功能正確。設(shè)計的控制器一定程度上提高了讀寫效率。通過分析內(nèi)存工作原理,在訪問內(nèi)存時,控制器緩存來自總線的訪存請求,之后與Bank狀態(tài)表以及排序隊列中先前緩存的命令進(jìn)行比較,根據(jù)比較結(jié)果對當(dāng)前入隊命令進(jìn)行重新排序,以此來提高讀寫效率�？紤]到高頻率讀寫操作過程中數(shù)據(jù)有可能出現(xiàn)錯誤,設(shè)計增加校驗位的方式實(shí)現(xiàn)檢錯糾錯的功能�？刂破髟贔PGA原型驗證中,由于控制器中的物理層無法綜合,所以使用了Xilinx PHY替換控制器中的PHY進(jìn)行驗證工作,但是Xilinx PHY不支持DFI接口,因此設(shè)計了DFI2PHY協(xié)議轉(zhuǎn)換模塊,為以后進(jìn)行內(nèi)存控制器的FPGA原型驗證提供了參考。經(jīng)過驗證,控制器能夠成功訪問DDR3-800和DDR3-1066兩種類型的內(nèi)存芯片,滿足通信芯片對數(shù)據(jù)存儲管理需求。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TP333;TN47
【部分圖文】：

從設(shè)備向主設(shè)備返回響應(yīng)信息，BRESP 信號是 OKAY 狀態(tài)表示整個寫傳輸被正確接收，同時寫操作結(jié)束。圖2.4 寫操作時序圖AXI 讀操作與寫操作流程基本相同，先向從設(shè)備發(fā)送地址和控制信息，從設(shè)備成功接收后通過讀數(shù)據(jù)通道向主設(shè)備返回讀數(shù)據(jù)和響應(yīng)信息，最后一次讀數(shù)據(jù)發(fā)出的同時 RLAST 信號有效表示此次讀數(shù)據(jù)已傳輸完成。讀操作時序如圖 2.5 所示，

西安電子科技大學(xué)碩士學(xué)位論文10圖2.5 讀操作時序圖（2）APB 總線協(xié)議APB 總線協(xié)議是針對低速設(shè)備所設(shè)計的總線協(xié)議，用于集成 UART、I2C 等對帶寬要求不高的模塊。采用 APB 總線配置控制器中的寄存器。在控制器的設(shè)計與驗證過程中，需要掌握每組信號的含義。APB 總線的信號描述如表 2.2 所示。表2.2 APB 信號描述信號名 信號源 信號描述PCLK 時鐘復(fù)位模塊 時鐘信號PRESETn 時鐘復(fù)位模塊 復(fù)位信號PADDR[31:0] 主設(shè)備 地址總線PSEL 主設(shè)備 從設(shè)備選中信號，高電平表示有效選中，低電平表示無效。PENABLE 主設(shè)備 傳輸有效信號PWRITE 主設(shè)備 傳輸有效時，高電平表示寫操作，低電平表示讀操作。PRDATA 從設(shè)備 讀數(shù)據(jù)信號PWDATA 主設(shè)備 寫數(shù)據(jù)信號PREADY 從設(shè)備從設(shè)備準(zhǔn)備就緒信號，高電平表示準(zhǔn)備就緒，低電平表示未準(zhǔn)備就緒。PSLVERR 從設(shè)備 APB 從設(shè)備報錯信號系統(tǒng)初始狀態(tài)為 IDLE 狀態(tài)，此狀態(tài)下無任何操作，同時未選中任何模塊。當(dāng)一次操作發(fā)起時，PSELx=1

SETUPPSELx=1PENABLE=0ACCESSPSELx=1PENABLE=1PREADY=1&&無傳輸請求PREADY=1&&傳輸請求PREADY=0圖2.6 APB3.0 傳輸狀態(tài)跳轉(zhuǎn)圖.0 無等待的寫操作時序如圖 2.7 所示。圖中 T1 至 T2 周期為 S期為 ACCESS 狀態(tài)。T1 時刻 PSEL 信號拉高，并在 T2 時鐘上態(tài)機(jī)進(jìn)入 ACCESS 狀態(tài)。在 ACCESS 狀態(tài)中 PENABLE 信號主設(shè)備檢測到 PREADY 信號有效，則此次傳輸完成。地址、傳輸過程中保持不變。
【參考文獻(xiàn)】

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本文編號：2868642