發(fā)布時間：2020-10-28 17:30

　　 波形發(fā)生器是一種常用的電子測量儀器。傳統(tǒng)的波形發(fā)生器是由分立元件或模擬集成電路構(gòu)成，其電路結(jié)構(gòu)復(fù)雜，調(diào)試難度大，且不易程控，更重要的是只能產(chǎn)生幾種常規(guī)波形。而在現(xiàn)代電子測量和自動控制等領(lǐng)域，經(jīng)常要求波形發(fā)生器能夠產(chǎn)生更加復(fù)雜甚至是任意波形，以滿足各種測試和實驗的需要，于是任意波形發(fā)生器應(yīng)運而生。 為了解決傳統(tǒng)波形發(fā)生器的諸多弊端，增強波形發(fā)生器的功能和靈活性，本文在研究直接數(shù)字頻率合成(DDS)技術(shù)的基礎(chǔ)上，利用FPGA器件的硬件特點，結(jié)合虛擬儀器技術(shù)，提出了任意波形發(fā)生器的軟、硬件設(shè)計方案，并將整個儀器功能劃分為現(xiàn)場可編程門陣列(FPGA)器件、外圍硬件電路和上位機軟件三部分來實現(xiàn)。 本文對DDS的基本原理和輸出頻譜特性進行理論分析，總結(jié)出雜散分布規(guī)律。同時以DDS的頻譜分析為基礎(chǔ)，給出了幾種改善雜散的方法。本文采用傅立葉變換的方法對相位截斷時DDS雜散信號的頻譜特性進行深入的研究，得到了雜散分布的規(guī)律性結(jié)論，并用Matlab軟件進行仿真驗證。 由于DDS技術(shù)具有頻率分辨率高、頻率轉(zhuǎn)換速度快等優(yōu)點，所以本文采用DDS技術(shù)來合成所需要的波形。而DDS技術(shù)的實現(xiàn)依賴于高速、高性能的數(shù)字器件，因此本文將FPGA器件和DDS技術(shù)相結(jié)合，確定了FPGA器件的整體設(shè)計方案，詳細(xì)說明了各個模塊的功能和設(shè)計方法，并對其關(guān)鍵部分進行了優(yōu)化設(shè)計，從而實現(xiàn)了波形發(fā)生器數(shù)字電路部分的功能。為了得到滿足設(shè)計要求的模擬波形，本文還設(shè)計了幅度控制、D／A轉(zhuǎn)換和低通濾波等外圍硬件電路，最終構(gòu)建了一個通用的完全可編程控制的波形發(fā)生器硬件平臺。 在Visual C++6.0環(huán)境下用C++語言編寫上位機軟件部分，結(jié)合程序流程圖，完成了虛擬面板和驅(qū)動程序的設(shè)計，實現(xiàn)了通過計算機的增強性并口(EPP)實時控制波形發(fā)生器的功能。軟件設(shè)計中虛擬面板的設(shè)計尤為重要，它不僅要產(chǎn)生波形數(shù)據(jù)并顯示所需要的波形，還要完成與外部硬件電路的通信，以達(dá)到控制波形產(chǎn)生的目的。 對設(shè)計的功能進行實驗測量，通過對實驗結(jié)果的分析可知，此任意波形發(fā)生器輸出波形的種類多，精度高并且控制靈活方便，因此本設(shè)計方案能夠達(dá)到預(yù)期的性能指標(biāo)。
【學(xué)位單位】：山東大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2007
【中圖分類】：TP346
【部分圖文】：

地址譯碼器的工作。地址譯碼器采用3一8譯碼器，它的輸入地址信號是數(shù)據(jù)/地址線經(jīng)過數(shù)據(jù)/地址分離模塊后得到的。數(shù)據(jù)/地址分離模塊及地址譯碼器的結(jié)構(gòu)示意圖如圖4.2(a)所示，功能仿真結(jié)果如圖4.2(b)所示。...........d口二D】q口二0]]]「「「 ]]]ENNN...d口二0]q口 ~0]]] EEENNN，，a份~0]y口二 D]]]··戶〔 NNN.Q‘口O甘D..iY7.v9.....-:圖4.2(a)數(shù)據(jù)/地址分離模塊及地址譯碼器的結(jié)構(gòu)示意圖0508000︸ BHHHHH姍 r1te:試strobe戈田strobe田AD田DB田Y圖4.2(b)數(shù)據(jù)/地址分離模塊及地址譯碼器的功能仿真圖 4.4DDS模塊的設(shè)計DDS模塊即波形產(chǎn)生電路是FPGA器件設(shè)計的核心，結(jié)構(gòu)示意圖如圖4.3所示。

山東大學(xué)碩士學(xué)位論文本設(shè)計中，32位的相位累加器采用8級4位的流水線結(jié)構(gòu)，結(jié)構(gòu)示意圖如圖4.4所示，其中每一級的加法器都采用4位超前進位加法器結(jié)構(gòu)，寄存器采用帶有異步復(fù)位的D觸發(fā)器(DFF)來構(gòu)成。Fre[Fre【277.，24]Fre【7..41Fre[3 111111111111111111111· · DDDDDDDDDDDDDDDDDDDFFFFFF· DFFFFFFFF ........................... 44411111111111········ ·· DFFFF ............... ...0]]]]]]]]]]] DDDDDDDDDDDDDDDDDDDFFFF JJJKKKKKKKKKKK OOOOOOOOOOOOOOOOOOOQQQ >>>QQQSET圖4.4相位累加器的流水線結(jié)構(gòu)示意圖由于采用了8級流水線，所以從圖4.4中可以看出，數(shù)據(jù)從輸入到輸出要經(jīng)過8個4位D觸發(fā)器才能得到運算結(jié)果，也就是說要經(jīng)過8個時鐘周期后才能得到累加結(jié)果。但是，由于在每個時鐘中都有數(shù)據(jù)輸入到各級流水線，各級同時進行累加，并將結(jié)果同時輸出

同步是使各級累加結(jié)果同時輸出。由于相位累加器只用了高8位去尋址波形存儲器，因此本文只在相位累加器高8位的輸出端增加了同步寄存器，這樣既節(jié)省了資源，又對結(jié)果沒有任何影響。相位累加器的功能仿真圖如圖4.5所示。 resetHO} elkHz{;卜freqword代…}; romaddr;代…田日，到到到到圖4.5相位累加器的功能仿真圖
【引證文獻】

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1 王琪;鄒向陽;胡巍彪;;雷達(dá)干擾訓(xùn)練器噪聲干擾源的設(shè)計[J];自動化儀表;2012年11期

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本文編號：2860389