基于ARM嵌入式平臺的X86譯碼SoC架構設計
【部分圖文】:
用支持基于寄存器訪問的低速設備。AHB與APB兩條總線通過總線橋連接在一起,實現(xiàn)兩條總線之間的協(xié)議轉(zhuǎn)換。圖1為SoC的系統(tǒng)結(jié)構框圖。圖1 SoC系統(tǒng)架構1.3 各IP在系統(tǒng)中的功能除了兩個處理器外,SoC中各IP核功能如下:翻譯模塊:實現(xiàn)將X86指令翻譯成為ARM指令的功能。SMI:外部存儲與微處理器之間的橋梁,支持ROM作為系統(tǒng)的非易失性存儲介質(zhì),支持片外SRAM作為系統(tǒng)的外圍高速存儲。中斷控制器:用來支持系統(tǒng)內(nèi)部與外部的中斷控制,如中斷電平/邊沿觸發(fā)、中斷電平極性與中斷使能等。Internal Memory:片內(nèi)SRAM,大小為1 KB,但可以通過修改Verilog的描述來改變其大小。Default Slave:用于當master訪問未定義的地址空間時,給出一個應答信號。Retry Slave:是一個可以產(chǎn)生重試回應及等待命令的slave范例
有些Slave只有在特殊情況下才被訪問,因此可以將多個Slave看作一個Slave掛在BusMatrix上。優(yōu)化后的SoC硬件架構如圖4所示。圖4 優(yōu)化的SoC架構4 結(jié) 語這里給出了一種具有X86到ARM二進制翻譯和執(zhí)行功能的SoC系統(tǒng)。利用Multi-layer bus switch(BusMatrix)模塊實現(xiàn)Multi-layer總線結(jié)構,在多個核不訪問同一個Slave時,可以同時執(zhí)行各自功能,有效提高系統(tǒng)的性能,且該總線結(jié)構的可擴展性強。同時根據(jù)系統(tǒng)工作的特點,對總線結(jié)構進行了優(yōu)化,減小了總線的復雜度。參 考 文 獻[1] Cifuentes C,Malhotra V.Binary Translation:Static
【參考文獻】
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【共引文獻】
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本文編號:2859179
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