近年來(lái),多媒體及無(wú)線通信技術(shù)的發(fā)展十分迅速。這些領(lǐng)域中使用到的很多熱點(diǎn)算法的實(shí)現(xiàn)方式具有天生的并行性,非常適宜于在多核體系架構(gòu)上實(shí)現(xiàn)。如何設(shè)計(jì)多核架構(gòu),在不顯著增加其復(fù)雜度的情況下,使其可以更高效的并行處理數(shù)據(jù),是一個(gè)非常關(guān)鍵的問(wèn)題。 為了提高多核處理器的性能,簡(jiǎn)化其結(jié)構(gòu),本文研究?jī)?nèi)容集中于多核處理器的核間數(shù)據(jù)交換方式及特定并行算法在多核處理器上的映射和實(shí)現(xiàn)。本文給出一種應(yīng)用對(duì)象為視頻處理中常用并行算法的四核處理器架構(gòu),在設(shè)計(jì)中通過(guò)采用可配置共享寄存器以及在內(nèi)核和數(shù)據(jù)存儲(chǔ)器之間搭建多層總線兩種方式建立多核處理器各內(nèi)核間的數(shù)據(jù)通路,來(lái)改善多核處理器并行處理數(shù)據(jù)時(shí)的性能,提高數(shù)據(jù)交換效率。經(jīng)驗(yàn)證,與使用共享cache的傳統(tǒng)四核處理器相比,本文所設(shè)計(jì)的四核處理器可將文中列舉的并行算法的實(shí)現(xiàn)周期大大縮短,極大的提高了處理器的處理性能。 文中詳細(xì)介紹了構(gòu)成多核處理器的單核結(jié)構(gòu)、多核處理器的具體結(jié)構(gòu)、多核處理器的數(shù)據(jù)交換機(jī)制、視頻處理中常用的并行算法在多核處理器上的映射與實(shí)現(xiàn)以及對(duì)多核處理器的性能及相關(guān)算法的實(shí)現(xiàn)效果的評(píng)估與分析。
【學(xué)位單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2011
【中圖分類】：TP332
【部分圖文】：

上海交通大學(xué)碩士學(xué)位論文該處理器是由美國(guó)斯坦福大學(xué)在 1997 年設(shè)計(jì)研制的[2]。該處理器在一塊芯片上集成了四個(gè)處理單元，每個(gè)均為 MIPS R10000 處理核。HYDRA 處理器核間采用私有一級(jí) cache，共享二級(jí) cache，使用兩條總線實(shí)現(xiàn)處理器和內(nèi)存的互連，同時(shí)寫信號(hào)在寫總線上廣播，從而實(shí)現(xiàn)讀寫一致性。該處理器在處理具有高度并行性的應(yīng)用程序時(shí)表現(xiàn)出了極好的性能。但是對(duì)于并行性一般的應(yīng)用程序，性能隨之下降。該處理器的具體結(jié)構(gòu)見圖 1-1。

圖 1- 2 CELL 處理器結(jié)構(gòu)圖[3]Fig.1-2 Structure of CELL processor3、RAW 處理器美國(guó)馬薩諸塞大學(xué)正在開發(fā)的 RAW 處理器[4]可以說(shuō)是 Tile 結(jié)構(gòu)的先驅(qū)，它克服了布線延遲，充分利用了 Tile 結(jié)構(gòu)豐富的硬件資源和有限的管腳資源。RAW 處理器由 16 個(gè)結(jié)構(gòu)相同的 Tile 單元構(gòu)成，而每個(gè) Tile 單元由近似 MIPS 處理器的單指令發(fā)射內(nèi)部處理計(jì)算流水線和網(wǎng)絡(luò)構(gòu)成。每個(gè) Tile 單元可作為具有獨(dú)立程序計(jì)數(shù)器的處理器工作，當(dāng)指令或數(shù)據(jù)緩存發(fā)生錯(cuò)誤時(shí)，則從配置在芯片外的主存獲取數(shù)據(jù)。Tile 單元間的通信必須借助寄存器，所有布線均設(shè)計(jì)成短于 Tile 單元單邊的長(zhǎng)度。因此，即使是根據(jù)應(yīng)用的性能要求或可用晶體管數(shù)的提高，而增加集成的 Tile 單元數(shù)也不會(huì)降低芯片的工作頻率。假使試制芯片經(jīng)過(guò)每個(gè) Tile 單元時(shí)產(chǎn)生 1 個(gè)周期的延遲，則右下 Tile 單元要使用左上 Tile 單元生成的數(shù)據(jù)，會(huì)產(chǎn)生6 個(gè)周期的通信延遲。Tile 單元中的運(yùn)算流水線由 8 級(jí)流水線構(gòu)成，每條運(yùn)算流水線都采用單指令發(fā)射的簡(jiǎn)單結(jié)構(gòu)。盡管一個(gè) Tile 單元每個(gè)時(shí)鐘周期只能處理一條指令，但 16 個(gè) Tile 單元可同時(shí)進(jìn)行運(yùn)算，因而每個(gè)芯片一個(gè)時(shí)鐘周期就可完成

圖 1- 3 RAW 處理器結(jié)構(gòu)圖[4]Fig.1-3 Structure of RAW processor1.2.2 多核處理器發(fā)展的關(guān)鍵問(wèn)題多核處理器結(jié)構(gòu)不僅有性能潛力大、集成度高、并行度高、結(jié)構(gòu)簡(jiǎn)單和設(shè)計(jì)驗(yàn)證方便等諸多優(yōu)勢(shì)，而且它還能繼承傳統(tǒng)單處理器研究中的某些成果，例如同時(shí)多線程、寬發(fā)射指令、降壓低功耗技術(shù)等。但多核處理器畢竟是一種新的結(jié)構(gòu)，在多核結(jié)構(gòu)設(shè)計(jì)和應(yīng)用開發(fā)中出現(xiàn)了以前未曾遇到的新問(wèn)題，這些問(wèn)題給多核處理器的未來(lái)提出了挑戰(zhàn)。目前在多核技術(shù)的發(fā)展過(guò)程中，以下幾個(gè)問(wèn)題值得我們著重考慮。1、內(nèi)核類型的選擇目前多核處理器的內(nèi)核結(jié)構(gòu)主要有同構(gòu)和異構(gòu)兩種。同構(gòu)結(jié)構(gòu)采用對(duì)稱設(shè)計(jì)，原理簡(jiǎn)單，硬件上較易實(shí)現(xiàn)。當(dāng)前主流的雙核和四核處理器基本上都采用同構(gòu)結(jié)構(gòu)。但是，通過(guò)增加 CPU 內(nèi)核來(lái)提升處理器的性能，存在一定的極限。達(dá)到極限值之后，性能就無(wú)法再隨著內(nèi)核數(shù)量的增加而提升了。
【參考文獻(xiàn)】

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本文編號(hào)：2856844