Cache是高性能微處理器必不可少的重要功能部件,其容量和速度已成為衡量微處理器性能的重要指標(biāo)。Cache技術(shù)是改善計(jì)算機(jī)系統(tǒng)性能的一個重要手段。 本文深入研究了Cache系統(tǒng)的關(guān)鍵技術(shù),結(jié)合X微處理器的系統(tǒng)設(shè)計(jì)要求,設(shè)計(jì)并實(shí)現(xiàn)了一個容量為16KB的片內(nèi)數(shù)據(jù)Cache存儲體,它采用四路組相聯(lián)的映射方式,每路128組,實(shí)現(xiàn)簡單、高效可靠。 本文研究的內(nèi)容主要包括: 1、研究了cache的體系結(jié)構(gòu)設(shè)計(jì)。提出了一種全新的偽LRU算法。它用三個LRU位來記錄一組中4個Cacheline替換轉(zhuǎn)變,不僅實(shí)現(xiàn)簡單,而且執(zhí)行效率高。在讀寫通路上設(shè)計(jì)了寫入Buffer單元,當(dāng)連續(xù)命中相近的地址時,直接從Buffer讀出數(shù)據(jù),而不再去訪問Cache存儲體,提高了Cache操作速度。設(shè)計(jì)了虛實(shí)結(jié)合的查找算法,使得Cache和TLB的讀出并行執(zhí)行,提高了效率。 2、設(shè)計(jì)并實(shí)現(xiàn)了數(shù)據(jù)Cache存儲體部件,主要包括譯碼電路、校驗(yàn)電路、存儲單元和讀寫放大電路等,同時設(shè)計(jì)實(shí)現(xiàn)了偽LRU替換算法、一致性(MESI)協(xié)議。 3、建立驗(yàn)證平臺,在實(shí)模式、保護(hù)模式和V86模式下對偽LRU替換策略、一致性協(xié)議、讀寫功能、多處理器查詢監(jiān)聽以及指令驗(yàn)證進(jìn)行了系統(tǒng)級邏輯模擬和電路模擬(ULTRASIM模擬)。 模擬結(jié)果表明,數(shù)據(jù)Cache存儲體模塊的設(shè)計(jì)功能正確,性能可靠性。X微處理器流片后測試結(jié)果顯示數(shù)據(jù)Cache存儲體模塊完全符合設(shè)計(jì)要求。
【學(xué)位單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2006
【中圖分類】：TP332
【部分圖文】：

圖3.3eaehe結(jié)構(gòu)框圖P而ty:Tag地址奇偶校驗(yàn)位。Valld:有效狀態(tài)位(包含MESI狀態(tài)位、寫修改位)Tag:表示該Cache的Tag區(qū)域，為標(biāo)識地址。

圖3.4Cache整體結(jié)構(gòu)工作原理圖對于Cache數(shù)據(jù)修改后主存處理問題，本文的設(shè)計(jì)采用可配置的寫回/寫略。由X微處理器的WBWT#引腳控制。3.4數(shù)據(jù)Cache存儲體電路模塊的設(shè)計(jì)

............圖3.IOLRU位基本單元電路圖校驗(yàn)電路的設(shè)計(jì)Cache中，也包括在整個CPU芯片中，為了保證數(shù)據(jù)傳門設(shè)計(jì)很多奇偶校驗(yàn)電路。在處理器中，為了提高速度，的校驗(yàn)是并行進(jìn)行的。功能部件一旦取得需要的數(shù)據(jù)就也開始工作，當(dāng)校驗(yàn)邏輯工作完成時(功能部件執(zhí)行到正確，則程序正常進(jìn)行，否則功能部件放棄剛剛執(zhí)行的始工作。因此，校驗(yàn)電路設(shè)計(jì)的好壞直接影響著CPU的ache存儲設(shè)計(jì)中，當(dāng)數(shù)據(jù)從Bank體讀出的時候，同時送二者同步進(jìn)行，保證了數(shù)據(jù)的可靠性和高速性。第第一級級第二二級級，，，，，lll...
【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前2條

1 胡濤;面向存儲器完整性驗(yàn)證的Cache設(shè)計(jì)[D];華中科技大學(xué);2011年

2 王超宇;緩存替換策略研究[D];哈爾濱工程大學(xué);2012年

本文編號：2855837