浮點(diǎn)乘加部件的結(jié)構(gòu)復(fù)雜,邏輯延時(shí)較大,是高性能微處理設(shè)計(jì)中的主要瓶頸之一,如何更好更快的實(shí)現(xiàn)浮點(diǎn)融合乘加,對(duì)提高處理器性能來(lái)說(shuō),具有很重要的意義。傳統(tǒng)上的半定制實(shí)現(xiàn)方式已經(jīng)不能夠滿足越來(lái)越高的主頻要求,在半定制設(shè)計(jì)基礎(chǔ)上對(duì)關(guān)鍵路徑上的算術(shù)邏輯部件進(jìn)行有選擇的全定制設(shè)計(jì),是很有效的解決方式。 本文主要研究了在半定制實(shí)現(xiàn)浮點(diǎn)乘加主要功能的前提下,一些關(guān)鍵路徑上的邏輯模塊的全定制設(shè)計(jì)方法。文章從邏輯結(jié)構(gòu)、電路參數(shù)、物理版圖等多個(gè)層次進(jìn)行了設(shè)計(jì)和優(yōu)化,在0.13μm工藝下實(shí)現(xiàn)了兩種不同要求的高性能移位器,論文的研究成果主要有以下幾方面: 一、在半定制設(shè)計(jì)方面,采用新的三操作數(shù)的打頭零預(yù)測(cè)算法,該算法減少了邏輯級(jí)數(shù),改善了延時(shí)較大的前導(dǎo)零預(yù)測(cè)模塊的性能,具有較好的綜合性能; 二、全定制實(shí)現(xiàn)了浮點(diǎn)乘加部件規(guī)格化通路中的162位移位器和非規(guī)格化通路中的54位移位器,采用先理論分析,手工計(jì)算負(fù)載,確定晶體管尺寸,然后再在電路中通過(guò)靜態(tài)時(shí)序分析精確調(diào)整相結(jié)合的方法對(duì)電路進(jìn)行了優(yōu)化,達(dá)到較好的結(jié)果; 三、最差情況下,兩個(gè)移位器的版圖最大延時(shí)分別為0.75ns和0.55ns,平均功耗分別為19.986mW和0.916mW,版圖面積分別為0.03392mm~2和0.00557mm~2,達(dá)到了較小的延時(shí)、功耗和面積,也完成了預(yù)期的目標(biāo)。
【學(xué)位單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2008
【中圖分類】：TP332
【部分圖文】：

圖4.4pmos電平恢復(fù)電路建移位網(wǎng)絡(luò)則從一定程度上避免了上述問(wèn)題。雖然相，而積也就有很大增加，但不需要電平恢復(fù)電路，只的延時(shí)即可。然而如前面對(duì)移位器結(jié)構(gòu)的敘述，在數(shù)傳輸門的串聯(lián)(三級(jí)移位網(wǎng)絡(luò))，并不存在很長(zhǎng)的門:來(lái)減小負(fù)載帶來(lái)的巨大延時(shí)，而且由于管子數(shù)量的增重，后面將會(huì)詳細(xì)討論。一級(jí)移位為二一選一開(kāi)關(guān)網(wǎng)絡(luò)，由移位量的最低一位及四選一，第三級(jí)十一六選一，分別由移位量的中l(wèi)司兩位要設(shè)訓(xùn)一2一4和4一16的譯碼器。在傳統(tǒng)的cmo:電路將待譯碼的兩位數(shù)據(jù)各自取反，再兩兩相與非再取反計(jì)采用了偽n-Ino:電路搭建的或非邏輯實(shí)現(xiàn)譯碼。

圖4.4pmos電平恢復(fù)電路門來(lái)搭建移位網(wǎng)絡(luò)則從一定程度上避免了上述問(wèn)題。雖然相對(duì)來(lái)了一倍，而積也就有很大增加，但不需要電平恢復(fù)電路，只要間輸門鏈的延時(shí)即可。然而如前面對(duì)移位器結(jié)構(gòu)的敘述，在數(shù)據(jù)通過(guò)三個(gè)傳輸門的串聯(lián)(三級(jí)移位網(wǎng)絡(luò))，并不存在很長(zhǎng)的門鏈。bufl’e:來(lái)減小負(fù)載帶來(lái)的巨大延時(shí)，而且由于管子數(shù)量的增加帶是很嚴(yán)重，后面將會(huì)詳細(xì)討論。器，第一級(jí)移位為二一選一開(kāi)關(guān)網(wǎng)絡(luò)，由移位量的最低一位及其取反第二級(jí)四選一，第三級(jí)十一六選一，分別由移位量的中l(wèi)司兩位和高此，需要設(shè)訓(xùn)一2一4和4一16的譯碼器。在傳統(tǒng)的cmo:電路中，譯碼，將待譯碼的兩位數(shù)據(jù)各自取反，再兩兩相與非再取反得到，本設(shè)計(jì)采用了偽n-Ino:電路搭建的或非邏輯實(shí)現(xiàn)譯碼。

國(guó)防利·技人學(xué)研究生院學(xué)位論文穩(wěn)定性較差，最重要的存在靜態(tài)功耗，另外，對(duì)作為上拉器件的p管與下拉的要求非常嚴(yán)格，在進(jìn)行電路設(shè)計(jì)的時(shí)候發(fā)現(xiàn)，如果其尺寸一比例調(diào)整不好，可能無(wú)法工作，而且對(duì)偽nmos器件來(lái)說(shuō)，p管尺寸越大，整個(gè)器件的延時(shí)就越小，，靜態(tài)功耗就越大，同時(shí)，也越難以把輸出節(jié)點(diǎn)拉低到低電平(GND)。樣也就大致確定了移位器的各部分的電路結(jié)構(gòu)，但是，在實(shí)際設(shè)計(jì)中，還有一需要推敲的地方。兩個(gè)問(wèn)題:先，到底在這個(gè)移位器中，譯碼器使用哪種電路形式實(shí)現(xiàn)相對(duì)較好?雖說(shuō)對(duì)譯要求較高，但對(duì)其驅(qū)動(dòng)能力也有較高的要求，因?yàn)楫吘挂粋�(gè)譯碼后的信號(hào)需要(傳輸門網(wǎng)絡(luò))個(gè)晶體管的柵電容，負(fù)載非常的大，這也是大位寬移位器設(shè)計(jì)的問(wèn)題，如何提高驅(qū)動(dòng)能力特別是譯碼器的負(fù)載能力。偽nm0s譯碼器犧牲了耗給整個(gè)電路帶來(lái)的性能和面積的改善比起其它電路實(shí)現(xiàn)形式是否值得，這個(gè)一步的設(shè)計(jì)中去對(duì)比實(shí)驗(yàn)。
【引證文獻(xiàn)】

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1 翟恒峰;基于LS-SVM雷達(dá)目標(biāo)識(shí)別算法的FPGA設(shè)計(jì)[D];電子科技大學(xué);2012年

本文編號(hào)：2851078