多核處理器主要有兩個(gè)典型發(fā)展方向:以數(shù)目較少的復(fù)雜核構(gòu)成的多核處理器(以傳統(tǒng)多核處理器為代表,如服務(wù)器和桌面CPU)和以數(shù)量眾多的簡(jiǎn)單核構(gòu)成的眾核處理器(以多核流處理器為代表,如GPU)。兩者各有優(yōu)缺點(diǎn):傳統(tǒng)多核處理器集成了豐富的控制單元和大量緩存,易于編程,面向廣譜應(yīng)用,但針對(duì)計(jì)算密集型應(yīng)用的性能不如多核流處理器;多核流處理器集成了豐富的計(jì)算單元,面向計(jì)算密集型應(yīng)用時(shí),吞吐率較大,但控制功能較簡(jiǎn)單,可編程性相對(duì)較差,而且面向訪存密集型和稀疏類應(yīng)用時(shí)資源利用率不高,性能不如傳統(tǒng)多核處理器。近年來(lái),業(yè)界出現(xiàn)了CPU+GPU的異構(gòu)架構(gòu),試圖同時(shí)發(fā)揮兩者的優(yōu)勢(shì),然而該架構(gòu)功耗較大,CPU和GPU的分離存儲(chǔ)導(dǎo)致性能瓶頸�；谝陨媳尘�,我們提出了同構(gòu)通用流處理器體系結(jié)構(gòu):片內(nèi)集成多個(gè)同構(gòu)的流多核,流多核可根據(jù)具體應(yīng)用配置為CPU或GPU的一部分。該結(jié)構(gòu)試圖同時(shí)融合上述兩種結(jié)構(gòu)的優(yōu)點(diǎn):片內(nèi)共享存儲(chǔ)消除了CPU與GPU分離存儲(chǔ)帶來(lái)的數(shù)據(jù)傳輸開銷、采用64位RISC核增強(qiáng)可編程性、動(dòng)態(tài)配置流多核的功能角色增大芯片資源利用率。流多核是該體系結(jié)構(gòu)中的基本可配置單元。 本課題對(duì)流多核體系結(jié)構(gòu)關(guān)鍵技術(shù)進(jìn)行了深入研究,主要工作和創(chuàng)新點(diǎn)包括: 1、提出了一種基于共享前端的可配置的流多核體系結(jié)構(gòu)�；谕瑯�(gòu)通用流處理器的總體設(shè)計(jì),多個(gè)同構(gòu)流多核需要分別配置成CPU或GPU,以適應(yīng)應(yīng)用程序的不同特征需求。本文系統(tǒng)地研究了多核體系結(jié)構(gòu)的特點(diǎn),包括多核體系結(jié)構(gòu)的由來(lái)、傳統(tǒng)多核體系結(jié)構(gòu)、多核流體系結(jié)構(gòu)、基于共享前端的傳統(tǒng)多核體系結(jié)構(gòu)等�；谝陨涎芯�,本文提出了基于共享前端的可配置的流多核體系結(jié)構(gòu),面向不同應(yīng)用時(shí)可分別按片上SMP執(zhí)行模式和SIMT執(zhí)行模式運(yùn)行。 2、對(duì)所提出的基于共享前端的流多核體系結(jié)構(gòu)的關(guān)鍵部分進(jìn)行了邏輯設(shè)計(jì)�；诹鞫嗪说目傮w設(shè)計(jì)要求,本文在32位Microblaze軟核的基礎(chǔ)上進(jìn)行了多核和64位擴(kuò)展設(shè)計(jì),主要包括64位指令集擴(kuò)展、單核流水線擴(kuò)展和性能優(yōu)化、多核取指地址的產(chǎn)生單元、共享指令I(lǐng)_Cache和分離數(shù)據(jù)D_cache、內(nèi)存管理單元、預(yù)取緩沖等。可配置的流多核設(shè)計(jì)為構(gòu)建同構(gòu)通用流處理器奠定了基礎(chǔ)。 3、基于Xilinx公司ISE開發(fā)平臺(tái)下的ISIM12.1行為仿真軟件,對(duì)關(guān)鍵部分的邏輯設(shè)計(jì)進(jìn)行了功能正確性驗(yàn)證,并進(jìn)行了一定的性能分析。驗(yàn)證結(jié)果顯示所有設(shè)計(jì)均實(shí)現(xiàn)了預(yù)定的功能,同時(shí)性能分析顯示了本文設(shè)計(jì)的有效性。
【學(xué)位單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2011
【中圖分類】：TP332
【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景
        1.1.1 多核體系結(jié)構(gòu)發(fā)展的兩個(gè)方向
        1.1.2 現(xiàn)有多核體系結(jié)構(gòu)面對(duì)應(yīng)用的不足
        1.1.3 同構(gòu)通用流處理器體系結(jié)構(gòu)的提出
        1.1.4 CPU 和GPU 融合的現(xiàn)狀研究
        1.1.5 小結(jié)
    1.2 論文的主要工作
    1.3 論文結(jié)構(gòu)
第二章 多核體系結(jié)構(gòu)
    2.1 多核體系結(jié)構(gòu)的由來(lái)
    2.2 傳統(tǒng)多核體系結(jié)構(gòu)
    2.3 多核流體系結(jié)構(gòu)
    2.4 基于共享前端的傳統(tǒng)多核體系結(jié)構(gòu)
    2.5 基于共享前端的流多核體系結(jié)構(gòu)的提出
    2.6 小結(jié)
第三章 同構(gòu)通用流處理器體系結(jié)構(gòu)
    3.1 內(nèi)部架構(gòu)
    3.2 基于共享前端的流多核體系結(jié)構(gòu)
        3.2.1 共享前端流多核整體架構(gòu)
        3.2.2 流多核前端共享架構(gòu)
        3.2.3 流核心的結(jié)構(gòu)
    3.3 流多核執(zhí)行模式
        3.3.1 SIMT 執(zhí)行模式
        3.3.2 SMP 執(zhí)行模式
        3.3.3 流多核執(zhí)行模式的切換
    3.4 小結(jié)
第四章 流多核關(guān)鍵部分的設(shè)計(jì)
    4.1 指令集與流水線
        4.1.1 Microblaze 軟核架構(gòu)簡(jiǎn)介
        4.1.2 擴(kuò)展后的指令集體系結(jié)構(gòu)
        4.1.3 擴(kuò)展后的流水線體系結(jié)構(gòu)
    4.2 取指地址的產(chǎn)生單元
        4.2.1 流核心指令地址產(chǎn)生
        4.2.2 多核取指令地址選擇
    4.3 指令I(lǐng)_Cache 和數(shù)據(jù)D_Cache
        4.3.1 結(jié)構(gòu)和參數(shù)選擇
        4.3.2 指令I(lǐng)_Cache
        4.3.3 數(shù)據(jù)D_Cache
    4.4 內(nèi)存管理單元
        4.4.1 結(jié)構(gòu)與參數(shù)選擇
        4.4.2 L1_TLB 的設(shè)計(jì)
        4.4.3 L2_TLB 的設(shè)計(jì)
    4.5 預(yù)取緩沖設(shè)計(jì)
    4.6 小結(jié)
第五章 模擬驗(yàn)證與性能分析
    5.1 驗(yàn)證環(huán)境
    5.2 流多核關(guān)鍵部件的驗(yàn)證結(jié)果
    5.3 流多核前端架構(gòu)的性能分析
    5.4 小結(jié)
第六章 結(jié)束語(yǔ)
    6.1 工作總結(jié)
    6.2 工作展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果

【引證文獻(xiàn)】

本文編號(hào)：2846206