隨著集成電路制造工藝水平和計算機體系結(jié)構(gòu)水平的不斷進(jìn)步,處理器設(shè)計技術(shù)得到迅速發(fā)展,SoC的時代已經(jīng)來臨。乘法運算作為處理器算術(shù)運算中的一個基本操作,得到了廣泛應(yīng)用;乘法器具有面積大、延遲長、功耗高的特點,特別是浮點乘法部件。如何從結(jié)構(gòu)設(shè)計,門級電路設(shè)計,以及物理設(shè)計等方面優(yōu)化乘法器的設(shè)計成為廣泛關(guān)注的問題。 本文結(jié)合龍芯1號處理器浮點乘法運算部件的設(shè)計工作,綜合延遲、面積和功耗三個方面系統(tǒng)地研究了乘法部件的各個過程,從結(jié)構(gòu)設(shè)計的角度提出優(yōu)化設(shè)計方法。以下是本文的主要貢獻(xiàn)與創(chuàng)新點: 1.編碼是快速乘法運算的基礎(chǔ);考慮到編碼結(jié)果對乘法電路翻轉(zhuǎn)概率的影響,本文提出了一種改進(jìn)低功耗Booth編碼方法,該方法相比傳統(tǒng)的Booth編碼方法,在適當(dāng)增加延遲和面積的條件下可以有效降低功耗。 2.乘法的兩個操作數(shù)是可交換的;選擇適合編碼的操作數(shù)來作為編碼對象將有利于乘法的進(jìn)行。本文提出了一種根據(jù)操作數(shù)的數(shù)位分布動態(tài)調(diào)整編碼的方法,該方法通過分析兩個操作數(shù),從中選擇更為適合編碼的操作數(shù)進(jìn)行編碼,通過動態(tài)調(diào)整編碼對象,達(dá)到優(yōu)化功耗的目的。 3.部分積累加的過程是乘法運算中占用資源最多的一個部分。對于部分積消減機制的研究經(jīng)歷了由局部到全局的過程。本文提出了一種新的部分積消減樹生成算法。該算法與現(xiàn)有算法相比具有如下特點:通過協(xié)調(diào)進(jìn)位與和之間的關(guān)系,達(dá)到全局的延遲最優(yōu);通過加入平衡路徑的考慮,減少了不必要的翻轉(zhuǎn)。 4.基于上述研究結(jié)果,本文提出了一種符合IEEE-754浮點運算標(biāo)準(zhǔn)的雙路浮點乘法結(jié)構(gòu),該結(jié)構(gòu)將傳統(tǒng)的全規(guī)模乘法結(jié)構(gòu)和半規(guī)模結(jié)構(gòu)的特點結(jié)合起來,根據(jù)不同的浮點乘法指令可以動態(tài)地調(diào)用兩棵乘法子樹中的一棵或者全部,既可以達(dá)到縮短延遲的目的,又可以有效地降低功耗。 5.針對不同的應(yīng)用領(lǐng)域,需要采用不同的乘法器結(jié)構(gòu)。本文最后還提出了一種可配置的定點乘法器的設(shè)計方法。可以針對乘法器應(yīng)用的不同領(lǐng)域給出相應(yīng)結(jié)構(gòu)。適用于處理器IP核可配置設(shè)計方案。
【學(xué)位單位】：中國科學(xué)院研究生院（計算技術(shù)研究所）
【學(xué)位級別】：博士
【學(xué)位年份】：2005
【中圖分類】：TP332
【文章目錄】：
摘要
Abstract
第一章 前言
    1.1 研究背景及選題的意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 課題來源
    1.4 論文主要創(chuàng)新點
    1.5 文章結(jié)構(gòu)
第二章 浮點乘法器的低功耗設(shè)計
    2.1 浮點乘法部件的重要性
    2.2 低功耗研究背景
        2.2.1 低功耗與工藝發(fā)展的大致關(guān)系
        2.2.2 CMOS 中的能量消耗
        2.2.3 功耗和能量的區(qū)別
    2.3 降低功耗的方法
        2.3.1 系統(tǒng)級
        2.3.2 行為級
        2.3.3 RTL 級
        2.3.4 門級
        2.3.5 晶體管和物理級
    2.4 研究方法及實驗平臺
        2.4.1 研究對象
        2.4.2 研究方法
        2.4.3 本文采用實驗平臺的情況
    2.5 本章小結(jié)
第三章 編碼方式的低功耗研究
    3.1 背景知識
        3.1.1 點陣圖
        3.1.2 非Booth 編碼
        3.1.3 Booth2 編碼
        3.1.4 Booth3 編碼
        3.1.5 更高基的編碼方式
    3.2 Booth2 編碼和4:2 壓縮器的比較
        3.2.1 分析
        3.2.2 實驗
        3.2.3 結(jié)論
    3.3 通過改進(jìn)Booth 編碼來降低乘法器的功耗
        3.3.1 對改進(jìn)Booth 編碼編為零的優(yōu)化
        3.3.2 平衡Booth 編碼路徑延遲
        3.3.3 改進(jìn)低功耗Booth 編碼
        3.3.4 實驗
        3.3.5 結(jié)論
    3.4 本章小結(jié)
第四章 動態(tài)調(diào)整編碼的方法
    4.1 引言
    4.2 檢測數(shù)位連續(xù)不變的方法
        4.2.1 判斷尾0 的個數(shù)TOD
        4.2.2 Bypass 路徑
    4.3 實驗分析
        4.3.1 測試程序分析
        4.3.2 實驗結(jié)果
    4.4 本章小結(jié)
第五章 部分積消減機制
    5.1 規(guī)則型拓?fù)浣Y(jié)構(gòu)
        5.1.1 迭代結(jié)構(gòu)
        5.1.2 陣列結(jié)構(gòu)
        5.1.3 樹型結(jié)構(gòu)
    5.2 不規(guī)則型拓?fù)浣Y(jié)構(gòu)
        5.2.1 Wallace 樹結(jié)構(gòu)
        5.2.2 TDM 結(jié)構(gòu)
    5.3 全局部分積消減機制
        5.3.1 基于區(qū)域劃分的設(shè)計思路
        5.3.2 算法
        5.3.3 實驗分析
    5.4 本章小結(jié)
第六章 雙路乘法器及其擴展
    6.1 引言
    6.2 新型浮點乘法結(jié)構(gòu)
        6.2.1 雙路浮點乘法器的結(jié)構(gòu)
        6.2.2 雙路浮點乘法器的基本算法
        6.2.3 雙路浮點乘法器的基本流程
    6.3 實現(xiàn)
        6.3.1 FPGA 驗證
        6.3.2 不同乘法器結(jié)構(gòu)的比較
    6.4 浮點乘法器中的門控分類
        6.4.1 門控信號的分類
        6.4.2 門控邏輯
        6.4.3 浮點乘法器中的門控方法
    6.5 本章小結(jié)
第七章 定點乘法器的優(yōu)化設(shè)計方法
    7.1 引言
    7.2 串行乘法器
    7.3 全規(guī)模定點乘法器
    7.4 測試程序分析
    7.5 半規(guī)模乘法器
        7.5.1 16 位、32 位檢測辦法
        7.5.2 對操作數(shù)進(jìn)行預(yù)處理，來提高乘法執(zhí)行效率
    7.6 實驗結(jié)果
        7.6.1 實驗1：縱向比較
        7.6.2 實驗2：橫向比較
    7.7 本章小結(jié)
第八章 結(jié)束語
    8.1 本文的工作和主要貢獻(xiàn)
    8.2 進(jìn)一步的工作
參考文獻(xiàn)
致謝
作者簡歷

【引證文獻(xiàn)】

相關(guān)期刊論文 前2條

1 吳軍;吁少鋒;來昂;;FPGA乘法器在電能集中采集系統(tǒng)中的應(yīng)用[J];江西理工大學(xué)學(xué)報;2009年06期

2 張喆;張盛兵;黃小平;;一種新穎的向量基-8布斯乘加器的設(shè)計[J];微電子學(xué)與計算機;2010年11期

相關(guān)碩士學(xué)位論文 前4條

1 吁少鋒;基于FPGA的電能集中采集系統(tǒng)的研究與設(shè)計[D];江西理工大學(xué);2011年

2 傅毅;基于FPGA的嵌入式系統(tǒng)的研究及設(shè)計[D];江南大學(xué);2007年

3 江國范;異質(zhì)媒體雙發(fā)射處理器的設(shè)計研究[D];浙江大學(xué);2008年

4 周德金;32位高速浮點乘法器設(shè)計技術(shù)研究[D];江南大學(xué);2008年

本文編號：2844243