本文關(guān)鍵詞：40納米工藝下高性能DSP內(nèi)核的物理設(shè)計與優(yōu)化，，由筆耕文化傳播整理發(fā)布。

【摘要】：YHFT-XX DSP是我校在40納米工藝下自主研發(fā)的頻率為1GHz的高性能多核DSP芯片,本文以其內(nèi)核模塊的物理設(shè)計為例,講述了如何利用層次化物理設(shè)計方法來展開并行設(shè)計,縮短設(shè)計周期;將全局時序問題局部化,降低了設(shè)計難度;采用新的思想進(jìn)行時序收斂設(shè)計,充分利用設(shè)計資源,提高設(shè)計效率。經(jīng)過前期設(shè)計評估,對影響整個芯片時序收斂的內(nèi)核模塊進(jìn)行了詳細(xì)的層次劃分,對時序影響最大的數(shù)據(jù)通路部分進(jìn)行了單獨(dú)的物理設(shè)計,然后在頂層迭代優(yōu)化,以期達(dá)到1GHz的設(shè)計目標(biāo),本文主要做了以下幾個方面的工作:(1)邏輯運(yùn)算部件的物理設(shè)計及時序優(yōu)化邏輯運(yùn)算部件具有豐富的運(yùn)算功能,在整個數(shù)據(jù)通路中占據(jù)著非常重要的地位,其時序在整個數(shù)據(jù)通路中相對比較關(guān)鍵,尤其是單拍的定點(diǎn)運(yùn)算指令。本文采用以頂層需求為導(dǎo)向的設(shè)計方式,實時調(diào)整邏輯運(yùn)算模塊的布局以及pin腳規(guī)劃方案,再根據(jù)模塊的內(nèi)部結(jié)構(gòu)對子模塊布局進(jìn)行人工引導(dǎo),以此確立了兩種設(shè)計方案,第二種設(shè)計方案較第一種的規(guī)劃更為合理,設(shè)計的復(fù)雜度更低,使得頂層數(shù)據(jù)通路部分的建立時間最大違反減小了163ps,面積減小了419579.376um2。(2)循環(huán)緩沖存儲器的定制設(shè)計循環(huán)緩沖存儲器是YHFT-XX DSP芯片內(nèi)核部件的關(guān)鍵模塊,為了能夠為整個內(nèi)核部件的時序優(yōu)化提供有力的支持,采取了全定制的方式進(jìn)行設(shè)計,與半定制設(shè)計方法相比,絕對延時減小了116ps左右,面積節(jié)省了56.38%,功耗降低了30.4%。(3)內(nèi)核部件的時序優(yōu)化設(shè)計YHFT-XX DSP內(nèi)核部件作為整個芯片的核心,由于其強(qiáng)大的功能,復(fù)雜的邏輯設(shè)計,導(dǎo)致物理設(shè)計階段時序分析難度較大,故而采用層次化物理設(shè)計方法,調(diào)用已經(jīng)滿足時序、面積、功耗要求的各個功能部件,繼續(xù)進(jìn)行優(yōu)化。采用EDI結(jié)合二次開發(fā)工具以及手工ECO這種新的思想進(jìn)行設(shè)計,有效縮短了時序收斂的設(shè)計周期,資源得到了充分利用。(4)手工ECO的時序優(yōu)化針對芯片在完成物理設(shè)計后仍然有少量時序違反的情況,在對這些路徑進(jìn)行修復(fù)的同時不影響整體時序,本文采用ECO的方法對這些路徑進(jìn)行優(yōu)化。根據(jù)PT報告,編寫腳本,逐一對這些路徑進(jìn)行分析優(yōu)化,最終基本達(dá)到時序要求。
【關(guān)鍵詞】：高性能 層次化物理設(shè)計 全定制 時序收斂 ECO
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP332
【目錄】：

• 摘要10-11
• ABSTRACT11-13
• 第一章 緒論13-20
• 1.1 課題研究背景13-15
• 1.2 相關(guān)研究15-17
• 1.3 課題研究來源與意義17-18
• 1.4 課題研究內(nèi)容18-19
• 1.5 本文組織結(jié)構(gòu)19-20
• 第二章 邏輯運(yùn)算部件的優(yōu)化設(shè)計20-34
• 2.1 邏輯運(yùn)算部件結(jié)構(gòu)20-22
• 2.1.1 功能部件基本概述20-21
• 2.1.2 邏輯運(yùn)算部件模塊劃分與結(jié)構(gòu)21-22
• 2.2 邏輯運(yùn)算部件的物理設(shè)計與優(yōu)化22-31
• 2.2.1 邏輯運(yùn)算部件的物理設(shè)計22-28
• 2.2.1.1 邏輯運(yùn)算部件在頂層的布局規(guī)劃22-24
• 2.2.1.2 邏輯運(yùn)算部件的布局規(guī)劃24-28
• 2.2.2 邏輯運(yùn)算部件的時序優(yōu)化28-29
• 2.2.3 邏輯運(yùn)算部件的物理驗證29-31
• 2.2.3.1 設(shè)計規(guī)則（DRC）檢查29
• 2.2.3.2 電路規(guī)則（LVS）檢查29-31
• 2.3 邏輯運(yùn)算部件的形式化驗證31-32
• 2.3.1 Formality工具簡介31
• 2.3.2 等價性檢查的基本流程31-32
• 2.4 本章小結(jié)32-34
• 第三章 循環(huán)緩沖存儲器的定制設(shè)計34-48
• 3.1 循環(huán)緩沖存儲器基本結(jié)構(gòu)34-35
• 3.2 循環(huán)緩沖存儲器的電路設(shè)計35-39
• 3.2.1 存儲單元陣列模塊的電路設(shè)計35-36
• 3.2.2 IO模塊的電路設(shè)計36-37
• 3.2.3 地址鎖存及譯碼模塊的電路設(shè)計37-38
• 3.2.4 時鐘模塊的電路設(shè)計38-39
• 3.3 循環(huán)緩沖存儲器的版圖設(shè)計39-46
• 3.3.1 存儲器整體布局及布線規(guī)劃39-41
• 3.3.2 模塊的版圖設(shè)計41-45
• 3.3.2.1 存儲單元版圖設(shè)計42
• 3.3.2.2 存儲陣列版圖設(shè)計42-43
• 3.3.2.3 局部IO版圖設(shè)計43-44
• 3.3.2.4 全局IO版圖設(shè)計44
• 3.3.2.5 二級譯碼版圖設(shè)計44
• 3.3.2.6 預(yù)譯碼版圖設(shè)計44-45
• 3.3.3 存儲器整體版圖設(shè)計45-46
• 3.4 性能對比46-47
• 3.5 本章小結(jié)47-48
• 第四章 DSP內(nèi)核時序優(yōu)化方法48-69
• 4.1 EDI時序優(yōu)化策略選擇48-50
• 4.1.1 EDI中考慮保持時間時序48-49
• 4.1.2 EDI中不考慮保持時間時序49-50
• 4.2 ICE優(yōu)化保持時間原理及方法50-63
• 4.2.1 ICE工具簡介50
• 4.2.2 保持時間時序情況分析50-52
• 4.2.2.1 多扇出情況下保持時間的優(yōu)化51-52
• 4.2.2.2 多扇入情況下保持時間的優(yōu)化52
• 4.2.3 ICE優(yōu)化保持時間策略52-54
• 4.2.4 文件準(zhǔn)備54
• 4.2.5 文件配置54-55
• 4.2.6 ICE修復(fù)保持時間流程55-62
• 4.2.7 保持時間優(yōu)化的問題62
• 4.2.8 ICE修復(fù)時序優(yōu)缺點(diǎn)62-63
• 4.3 手工ECO的保持時間優(yōu)化63-68
• 4.3.1 閾值替換優(yōu)化時序64-65
• 4.3.1.1 閾值單元替換的一些問題64
• 4.3.1.2 ICE工具替換高閾值64-65
• 4.3.2 插入緩沖單元優(yōu)化時序65-68
• 4.3.2.1 BUFFER插入的基本原理65-66
• 4.3.2.2 手工插入BUFFER優(yōu)化保持時間66-68
• 4.3.2.3 插入BUFFER優(yōu)化保持時間時序結(jié)果68
• 4.4 本章小結(jié)68-69
• 第五章 全文總結(jié)及研究展望69-71
• 5.1 全文總結(jié)69-70
• 5.2 未來研究展望70-71
• 致謝71-73
• 參考文獻(xiàn)73-76
• 作者在學(xué)期間取得的學(xué)術(shù)成果76

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  本文關(guān)鍵詞：40納米工藝下高性能DSP內(nèi)核的物理設(shè)計與優(yōu)化，由筆耕文化傳播整理發(fā)布。

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