隨著深亞微米技術的發(fā)展和廣泛應用,集成電路在集成度和性能方面獲得不斷提高。同時,各種移動設備的廣泛使用以及系統(tǒng)復雜程度的提高使得電路功耗開始成為大規(guī)模集成電路設計發(fā)展的瓶頸之一。當工藝尺寸進入深亞微米以下,由功耗所引發(fā)的芯片散熱、封裝成本、以及能源消耗等問題越來越受到人們的重視,低功耗設計已成為集成電路設計的一個研究重點和熱點。近年來,對高性能處理器的需求和便攜式設備的流行,在芯片中嵌入式存儲器所占的比重逐漸增大。SRAM由于其高集成度、高速以及與現(xiàn)代生產工藝兼容的特點,使其成為SOC中不可或缺的一個組件。由于SRAM的晶體管數(shù)量龐大,并且在系統(tǒng)工作時頻繁地被訪問,因此低功耗正成為SRAM設計的主流方向。在綜合考慮穩(wěn)定性、速度、面積的前提下,怎樣減小存儲器的功耗是個難題。能量恢復型存儲器,在面積增加不大的情況下,有效減小了動態(tài)功耗,而且能獲得較好的速度和穩(wěn)定性。盡管如此,由于存儲器的高密度、大容量的特點,在能量恢復型結構的基礎上,研究如何進一步降低功耗仍然非常重要。本課題將主要研究深亞微米工藝下的能量恢復型存儲器的低功耗設計,針對這個主題本文的內容安排如下: 首先介紹傳統(tǒng)CMOS電路的功耗產生機制,重點解釋了深亞微米工藝下MOS管的各種漏電流來源和已有的漏功耗減小方法。 接著由CMOS電路的主要功耗來源引出能量恢復型電路的低功耗原理和基本結構,并分析它的漏電流來源;結合CMOS電路漏功耗減小方法分別設計適合能量恢復型電路的低功耗實現(xiàn)方案,采用兩相CPAL (complementary pass-transistor adiabatic logic)四級緩沖電路進行初步仿真比較,選出兩個最佳方案進一步進行SRAM的設計。 然后介紹32×32位能量恢復型存儲器的總體架構,各部分的電路結構、功能以及存儲器的操作時序;采用TSMC 0.18μm CMOS工藝對該結構進行了全定制設計,為了證明該電路結構在功耗方面的優(yōu)越性,對相同結構的CMOS SRAM也用全定制設計實現(xiàn);后仿結果表明,CPAL SRAM能夠正確地實現(xiàn)邏輯功能,并且與CMOS SRAM相比節(jié)約了73%左右的功耗。 最后以能量恢復型CPAL SRAM電路作為對象,探索研究了基于雙閾值法、溝道長度偏置技術和近閾值法的三種低功耗技術,從而提出了適合于能量恢復型CPAL SRAM電路的三種低功耗實現(xiàn)方案,用HSPICE軟件在100nm以下的工藝下進行仿真;結果表明:設計的三個電路均能進一步降低SRAM的功耗;它們由于實現(xiàn)方法簡單、低功耗效果明顯,具有實際應用價值。
【學位單位】：寧波大學
【學位級別】：碩士
【學位年份】：2011
【中圖分類】：TP333
【部分圖文】：

(a)地址譯碼器電路圖(b)地址譯碼器版圖圖4.7 地址譯碼器4.4 讀/寫驅動及靈敏放大器由于從存儲單元上讀出的數(shù)據 RBL 和 RBLB 的電壓差較小，遠遠達不到“0”和“1”的幅值標準嗎，這樣的輸出數(shù)據是無法辨認的。靈敏放大器最基本的作用是將位線上小的電壓差放大成標準的“0”和“1”。如圖 4.8 所示，靈敏放大器由兩個背靠背的反相器構成，其正反饋的結構可以實現(xiàn)很高的放大速度。一個靈敏放大器連接一列存儲單元，進行讀操作時，這一列中某個存儲單元的讀字線有效時，該單元存儲的數(shù)據在兩根位線上產生了微小的電壓差[34]，靈敏放大器開始工作。靈敏放大器的功能是把位線上的微小電壓差放大到邏輯電平

讀寫驅動

圖4.13 32×32 位CPAL SRAM 整體版圖沒有包含電路的附加電容電阻等信息。為了更準確取了版圖的寄生電容以及電阻等參數(shù)以后，放在 Wi行了后仿驗證，其功能波形如圖 4.14，時鐘 clk 頻率
【參考文獻】

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本文編號：2838930