課題源于國防科大微電子所自主研制的一款32位高性能數(shù)字信號處理器芯片(DSP64X)。該芯片工作主頻為800MHz,其中,加強型存儲器直接存取(EDMA)控制器是其數(shù)據(jù)傳輸控制核心。因此,如何提高EDMA的數(shù)據(jù)傳輸速度,如何設(shè)計高效的EDMA控制器成為本文的核心工作。 本文在深入研究了DSP64X的內(nèi)部結(jié)構(gòu)以及EDMA控制器的傳輸原理及性能需求后,從以下三個方面開展研究及優(yōu)化設(shè)計,提高EDMA的數(shù)據(jù)傳輸速度:在數(shù)據(jù)傳輸協(xié)議方面:本文采用支持突發(fā)傳輸和非突發(fā)傳輸相結(jié)合的方式,在突發(fā)傳輸時,一次讀或?qū)懨羁梢詡鬏敹鄠�數(shù)據(jù)。本文還將訪問頻繁的設(shè)備的接口擴展至64位,支持64位位寬的數(shù)據(jù)傳輸。此外,還為高速設(shè)備配置了專用的數(shù)據(jù)傳輸總線。 在EDMA總體結(jié)構(gòu)方面:本文設(shè)計了讀寫總線分開的“雙總線”系統(tǒng)架構(gòu)。在隊列寄存器組中將傳輸請求分為讀請求和寫請求,分別由讀傳輸狀態(tài)機和寫傳輸狀態(tài)機控制執(zhí)行。還設(shè)計了獨立的源Pipeline、目的Pipeline、讀命令緩沖區(qū)和寫命令緩沖區(qū),這些模塊可以并行工作,為讀寫操作的并發(fā)執(zhí)行創(chuàng)造了條件。 在傳輸控制機制方面:本文提出并設(shè)計了讀寫并發(fā)的數(shù)據(jù)傳輸機制,并將讀寫操作按流水線處理。在命令緩沖區(qū)中,為每個端口都設(shè)計了讀操作流水線(細化為4個流水段)和寫操作流水線(細化為3個流水段),所有的流水線均可同時運行,通過數(shù)據(jù)旁路傳遞數(shù)據(jù)。不僅實現(xiàn)了傳輸請求內(nèi)部的讀寫并發(fā),還實現(xiàn)了多個傳輸請求的并發(fā)執(zhí)行。 最終,本文成功完成了EDMA部件的設(shè)計工作,并采用以軟件模擬驗證為主,結(jié)合硬件仿真驗證的方法對所設(shè)計的EDMA部件進行了全面的功能和時序驗證。驗證結(jié)果表明,本文的EDMA部件功能正確,工作穩(wěn)定。最后,本文又將所設(shè)計的EDMA部件與當前市場上同類的主流高性能芯片(DSPx)的EDMA部件進行了性能對比,結(jié)果顯示,本文的EDMA部件的數(shù)據(jù)傳輸速度與其相當,實現(xiàn)了課題所預期的研究和設(shè)計目標,提升了DSP64X的總體性能。
【學位單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位年份】：2011
【中圖分類】：TP368.1;TN402
【部分圖文】：

◆ CPU 與 EDMA 的并發(fā)傳輸：驗證 CPU 與 EDMA 的并行工作情況�！� EDMA 的并發(fā)傳輸：包含通道傳輸請求的并發(fā)，主動傳輸請求的并發(fā)和兩者同時并發(fā)。還需驗證多個傳輸請求并發(fā)時有資源沖突的處理情況。在編寫測試程序時，驗證內(nèi)容必須覆蓋全面，同時要注意各個功能驗證點之間的聯(lián)系，如單通道傳輸、傳輸參數(shù)等就可以結(jié)合起來，提高驗證效率。此外，在驗證過程中，還要多注意對比，如單通道傳輸、主動傳輸請求以及并發(fā)傳輸?shù)炔煌瑐鬏敺绞降捻憫獣r間和傳輸速度等的差異。5.1.3 驗證結(jié)果圖 5.2 顯示了 EDMA 單個通道傳輸請求執(zhí)行時，并行傳輸控制機制的關(guān)鍵信號波形。該傳輸請求的主要參數(shù)配置情況是：源起始地址為 0X80000000（屬于外部存儲器 A 的地址空間），采用源地址自增方式；目的起始地址，為 0X00001000（屬于內(nèi)存的地址空間），采用目的地址自增方式；傳輸?shù)臄?shù)據(jù)個數(shù)為 16 個 32位數(shù)據(jù)，單幀，幀同步模式。由于源和目的端口都支持 64 位位寬且地址對齊，故采用 64 位位寬的突發(fā)傳輸方式。

國防科學技術(shù)大學研究生院工學碩士學位論文Ready 及 Routing 四個流水段）和寫操作流水線（W_Enter、Routing 及 W_Send 三個流水段）并行工作，從讀寫傳輸請求進入緩沖區(qū)至寫命令及數(shù)據(jù)發(fā)送完畢，僅需 12 拍，與 3.4 節(jié)的理論分析一致[17]。圖 5.3 是兩個傳輸請求并發(fā)執(zhí)行時的驗證波形：傳輸請求 1 是 EDMA 通道的傳輸請求，讀內(nèi)存，寫外部存儲器 A，按 64 位位寬的突發(fā)傳輸；傳輸請求 2 是主動傳輸請求，L2 Cache 主動寫多通道緩沖串口，按 32 位位寬的非突發(fā)傳輸。

國防科學技術(shù)大學研究生院工學碩士學位論文按自左至右的順序排列；在小端模式中，一個字中的四個字節(jié)地址從小到大按自右至左的順序排列。因此，涉及到字內(nèi)操作的功能驗證點必須在大端和小端模式下分別驗證，并分析比較結(jié)果。此外，還需更改溫度、延時等因素，保證 EDMA 部件在最差、典型及最好情況下均能在 DSP 系統(tǒng)中正確、穩(wěn)定工作。本文采用以軟件模擬驗證為主，并與硬件仿真驗證相結(jié)合的方法進行 EDMA部件的系統(tǒng)級驗證。以下列舉幾個關(guān)鍵測試碼的執(zhí)行波形來分析 EDMA 部件的系統(tǒng)級驗證結(jié)果：1、通道傳輸請求：從外部存儲器 A 到內(nèi)存?zhèn)鬏?3 幀，每幀 8 個 32 位數(shù)據(jù)，源和目的地址均按自增方式的信號波形圖如圖 6.3 所示：
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本文編號：2837175