32位高性能嵌入式向量微處理器關鍵技術的研究與實現(xiàn)
發(fā)布時間:2020-10-11 10:42
近年來,嵌入式微處理器正在被迅速地應用到人們日常生活的各個方面。隨著半導體工藝技術的提高、體系結構技術的不斷發(fā)展,以及應用需求的不斷提高,對高性能嵌入式微處理器產品的需求量也越來越大。 提高嵌入式微處理器性能的一個途徑就是將以前在高端微處理器中應用的技術下移到嵌入式微處理器中,使得成熟的技術可以被直接應用到嵌入式微處理器中,從而直接改善嵌入式微處理器的性能。 向量技術已經在許多高端的通用微處理器中得到應用,并在媒體信息處理等應用中取得了很好的效果。將向量技術應用在嵌入式微處理器,必然會提高嵌入式微處理器處理類似媒體信息等應用的能力,從而擴大嵌入式微處理的應用領域。 本文提出了一種基于標量向量混合執(zhí)行模型的體系結構,并將之與標量執(zhí)行模型、向量執(zhí)行模型進行比較。通過Petri網模型分析與EDA工具的實驗數(shù)據(jù),證實標量向量混合執(zhí)行模型適用于嵌入式微處理器的體系結構設計。 本文提出了基于ARM V4指令集體系結構擴展的銀河TS-1指令集體系結構,在同一個指令集內同時支持標量機制和向量機制。 本文提出了一種基于二進制代碼向量化的方法,可以有效地檢測到二進制代碼中單重循環(huán)的結構,并能夠有效地對其可向量化的成份進行向量化。 本文提出并設計了銀河TS-1 32位高性能嵌入式向量微處理器的體系結構。銀河TS-1采用典型的RISC結構,六級流水線,具有獨立的指令Cache和數(shù)據(jù)Cache。 基于標量向量混合執(zhí)行模型,提出并設計了銀河TS-1中向量的實現(xiàn)機制。支持向量基本運算操作,并能與標量執(zhí)行機制完全融合。 另外,本文還研究了銀河TS-1的低功耗設計技術,研究了銀河TS-I對WISHBONE SoC接口的支持等設計技術。 最后,給出了銀河TS-1的PPGA以及ASIC實現(xiàn)方案。銀河TS-1已經在FPGA上通過了驗證,在UMC 0.25μm工藝上的ASIC實現(xiàn)也即將完成。 總的來說,銀河TS-1是一個高性能的嵌入式向量微處理器,能夠兼容主流的嵌入式微處理器,支持向量處理,具有良好的接口,是一個具有自主知識產權的高性能嵌入式向量微處理器核。
【學位單位】:中國人民解放軍國防科學技術大學
【學位級別】:博士
【學位年份】:2002
【中圖分類】:TP332
【部分圖文】:
互5.2基本指令處理通路和數(shù)據(jù)通路根據(jù)銀河TS一1體系結構的特點,并且參照標準的DLX五級流水線:取指、譯碼、執(zhí)行、訪存和寫回,我們設計了銀河TS一1流水線核的指令流通路和數(shù)據(jù)通路。圖5.2顯示了銀河TS一1流水線核的基本系統(tǒng)框圖,從圖5.2中可以看到指令處理的大致流程是:首先從指令數(shù)據(jù)總線上取到指令,進入譯碼器譯碼,根據(jù)譯碼的結果讀寄存器文件和形成各種控制信號,讀寄存器文件的一個結果知直接送到ALU的一個端口,另外的兩個結果Rill、RS要通過布斯乘法器或桶式移位器后進入ALU的另一個端口,然后進行ALU操作。ALU執(zhí)行的結果用來訪存或者直接寫入寄存器文件。圖5.2銀河TS一1流水線核總體框圖銀河TS一1的數(shù)據(jù)通路包括處理器中的執(zhí)行單元,如算邏運算單元(ALU)、布斯乘法器、桶式移位器等和寄存器文件以及它們之間的連接通路。數(shù)據(jù)通路中的功能部件均是用verllog語言描述的可綜合的RTL級設計。布斯乘法器是32位布斯乘法器,采用兩位一乘。64位輸出
Cache與指令cache的管理[66]。流水線核向存控發(fā)出存儲器訪問請求,存控根據(jù)請求,訪問數(shù)據(jù)Cache或者指令Cache,必要的時候,將訪問外部SRAM存儲器,最后將訪存的結果返回給流水線核。在Cache與流水線核之間采用簡單的應答機制進行通信。圖5.4給出了整個存儲子系統(tǒng)的框圖。第35頁
圖5.5存儲器的讀時序Cache與外部存儲器之間的速度匹配是通過在有限狀態(tài)機中設置相應的計數(shù)器實現(xiàn)的。存儲器接口的模塊圖如圖5.6所示。flWAIT一一--一一月卜亡纓圖5.6存儲器接口模塊圖與TS一1的接口如圖5.7所示。圖5.7與銀河TS一1處理器核的接口圖第37頁
【引證文獻】
本文編號:2836477
【學位單位】:中國人民解放軍國防科學技術大學
【學位級別】:博士
【學位年份】:2002
【中圖分類】:TP332
【部分圖文】:
互5.2基本指令處理通路和數(shù)據(jù)通路根據(jù)銀河TS一1體系結構的特點,并且參照標準的DLX五級流水線:取指、譯碼、執(zhí)行、訪存和寫回,我們設計了銀河TS一1流水線核的指令流通路和數(shù)據(jù)通路。圖5.2顯示了銀河TS一1流水線核的基本系統(tǒng)框圖,從圖5.2中可以看到指令處理的大致流程是:首先從指令數(shù)據(jù)總線上取到指令,進入譯碼器譯碼,根據(jù)譯碼的結果讀寄存器文件和形成各種控制信號,讀寄存器文件的一個結果知直接送到ALU的一個端口,另外的兩個結果Rill、RS要通過布斯乘法器或桶式移位器后進入ALU的另一個端口,然后進行ALU操作。ALU執(zhí)行的結果用來訪存或者直接寫入寄存器文件。圖5.2銀河TS一1流水線核總體框圖銀河TS一1的數(shù)據(jù)通路包括處理器中的執(zhí)行單元,如算邏運算單元(ALU)、布斯乘法器、桶式移位器等和寄存器文件以及它們之間的連接通路。數(shù)據(jù)通路中的功能部件均是用verllog語言描述的可綜合的RTL級設計。布斯乘法器是32位布斯乘法器,采用兩位一乘。64位輸出
Cache與指令cache的管理[66]。流水線核向存控發(fā)出存儲器訪問請求,存控根據(jù)請求,訪問數(shù)據(jù)Cache或者指令Cache,必要的時候,將訪問外部SRAM存儲器,最后將訪存的結果返回給流水線核。在Cache與流水線核之間采用簡單的應答機制進行通信。圖5.4給出了整個存儲子系統(tǒng)的框圖。第35頁
圖5.5存儲器的讀時序Cache與外部存儲器之間的速度匹配是通過在有限狀態(tài)機中設置相應的計數(shù)器實現(xiàn)的。存儲器接口的模塊圖如圖5.6所示。flWAIT一一--一一月卜亡纓圖5.6存儲器接口模塊圖與TS一1的接口如圖5.7所示。圖5.7與銀河TS一1處理器核的接口圖第37頁
【引證文獻】
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4 李比翼;基于ARM的LCU測試系統(tǒng)的設計[D];中南大學;2007年
本文編號:2836477
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