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32位DSP高性能串行接口的設(shè)計與實現(xiàn)

發(fā)布時間:2020-10-11 07:28
   隨著DSP芯片性價比的不斷提高和開發(fā)手段的不斷豐富,DSP已經(jīng)在社會生活的各個領(lǐng)域得到了廣泛的應(yīng)用。我校自主設(shè)計的YHFT-DSPx是一款高性能32位DSP,主頻可達300MHz。本文設(shè)計和實現(xiàn)的高性能串行接口是該DSP與片外串行設(shè)備進行數(shù)據(jù)通信的重要接口,也是各種新型DSP芯片必不可少的片上外設(shè)部件。 本課題基于0.13um CMOS工藝,采用半定制的設(shè)計流程,對該串行接口部件進行了全面的邏輯設(shè)計和驗證,并完成了邏輯綜合和后仿真的任務(wù)。論文研究的主要內(nèi)容和工作成果包括以下幾個方面: 根據(jù)串口的功能需求,設(shè)計了該部件總體結(jié)構(gòu),并完成了各個功能模塊的詳細設(shè)計。 搭建了該部件的驗證平臺,對設(shè)計的串口部件進行了全面的系統(tǒng)級驗證。驗證結(jié)果表明該串行接口部件完全滿足功能計劃要求,較高的覆蓋率也說明了驗證的充分性。 串口設(shè)計中采用了異步FIFO緩沖機制等跨時鐘域設(shè)計技術(shù),解決了串口工作時異步信號處理及時鐘切換設(shè)計難點。另外該串口全面支持32位數(shù)據(jù)通信,還實現(xiàn)了對多種串行通信模式和協(xié)議的支持,所設(shè)計串口的功能非常強大。 對設(shè)計進行綜合優(yōu)化,從工具優(yōu)化到代碼優(yōu)化,對串口邏輯路徑進行了最大程度的優(yōu)化,結(jié)果表明串口性能滿足YHFT-DSPx系統(tǒng)的時序要求。在布局布線插入時鐘樹后,對邏輯網(wǎng)表進行了后仿真,并配合后端設(shè)計人員對串口的開關(guān)參數(shù)進行了調(diào)試,亦達到目標要求。 經(jīng)后仿模擬以及實際YHFT-DSPx處理器投片芯片測試,串口接口部件功能正確,傳輸速率最高可達100Mbps,完全達到了多功能和高速度設(shè)計要求。
【學(xué)位單位】:國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】:碩士
【學(xué)位年份】:2010
【中圖分類】:TP368.12
【文章目錄】:
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究的背景及意義
    1.2 業(yè)界串行通信
        1.2.1 串口通信及發(fā)展現(xiàn)狀
        1.2.2 與高性能串口接口的串行設(shè)備
    1.3 文章組織結(jié)構(gòu)
    1.4 本章小結(jié)
第二章 總體結(jié)構(gòu)設(shè)計概述
    2.1 設(shè)計需求分析
        2.1.1 外部接口分析
        2.1.2 內(nèi)部接口DMA
    2.2 功能模塊劃分
    2.3 接口設(shè)計與定義
    2.4 本章小結(jié)
第三章 串口功能模塊設(shè)計
    3.1 時鐘幀同步產(chǎn)生模塊
        3.1.1 采樣率發(fā)生器的設(shè)計
        3.1.2 時鐘幀同步產(chǎn)生
    3.2 地址譯碼和讀寄存器模塊
    3.3 發(fā)送模塊
        3.3.1 數(shù)據(jù)通路設(shè)計
        3.3.2 控制通路設(shè)計
    3.4 接收模塊
        3.4.1 數(shù)據(jù)通路設(shè)計
        3.4.2 控制通路設(shè)計
    3.5 對數(shù)壓縮解壓及符號擴展模塊
        3.5.1 對數(shù)壓縮解壓
        3.5.2 符號擴展功能
    3.6 中斷同步事件的產(chǎn)生
    3.7 SPI協(xié)議的實現(xiàn)
    3.8 多通道控制邏輯設(shè)計
    3.9 異步信號的處理
        3.9.1 慢時鐘域下的控制信號進入快時鐘域
        3.9.2 快時鐘域下的控制信號進入慢時鐘域
        3.9.3 總線信號的同步
    3.10 本章小結(jié)
第四章 功能驗證
    4.1 驗證計劃
    4.2 驗證平臺的搭建
        4.2.1 測試系統(tǒng)結(jié)構(gòu)
        4.2.2 測試代碼結(jié)構(gòu)
        4.2.3 功能驗證和時序驗證
    4.3 驗證的自動化
    4.4 驗證過程及質(zhì)量
    4.5 本章小結(jié)
第五章 邏輯綜合與后仿接口參數(shù)調(diào)整
    5.1 綜合策略與結(jié)果分析
        5.1.1 綜合方法與策略
        5.1.2 結(jié)果分析及優(yōu)化
    5.2 接口參數(shù)調(diào)整
    5.3 本章小結(jié)
第六章 結(jié)束語
致謝
參考文獻
作者在學(xué)期間取得的學(xué)術(shù)成果

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本文編號:2836278

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