隨著半導(dǎo)體制造工藝和集成電路設(shè)計能力的不斷進(jìn)步,人們已經(jīng)能夠把包括處理器、存儲器、模擬電路、接口邏輯甚至射頻電路集成到一個芯片上,這就是系統(tǒng)級芯片(System-on-Chip,SoC)。隨著數(shù)據(jù)吞吐量不斷上升以及系統(tǒng)低功耗要求,系統(tǒng)級芯片對存儲器的需求越來越大。據(jù)預(yù)測,到2010年,約90%的硅片面積將被具有不同功能的存儲器所占據(jù),嵌入式存儲器將成為支配整個系統(tǒng)的決定性因素。嵌入式靜態(tài)隨機(jī)存儲器(Static Random Access Memory,SRAM)以其低功耗、高速的優(yōu)點(diǎn)而成為嵌入式存儲器中不可或缺的重要組成部分,它在改善系統(tǒng)性能、提高芯片可靠性、降低成本與功耗等方面都起到了積極的作用。 本文針對嵌入式SRAM性能模型、結(jié)構(gòu)優(yōu)化和存儲單元尺寸優(yōu)化進(jìn)行了深入研究。首先針對嵌入式SRAM結(jié)構(gòu),采用多元線性回歸方法分析SRAM宏單元性能指標(biāo),采用解析方法分析控制電路延時,結(jié)合以上這兩種方法建立嵌入式SRAM性能混合模型,該模型清晰劃分兩種建模方法的各自適用范圍,提高了模型精度;其次以該混合模型為基礎(chǔ)建立存儲體性能目標(biāo)函數(shù),采用仿生優(yōu)化算法—螞蟻算法優(yōu)化嵌入式SRAM結(jié)構(gòu),使之達(dá)到最優(yōu)設(shè)計;最后綜合考慮面積、功耗、速度以及可靠性等因素,建立靜態(tài)6-T存儲單元面積、功耗、延時以及靜態(tài)噪聲容限方程,分析了“讀破壞”和“寫破壞”的晶體管尺寸約束,優(yōu)化了6-T存儲單元尺寸,提高了嵌入式SRAM性能。 為了在實(shí)際芯片系統(tǒng)中實(shí)現(xiàn)嵌入式SRAM設(shè)計以及驗(yàn)證本文提出的優(yōu)化方法,本文以Garfield20系統(tǒng)芯片1為實(shí)驗(yàn)平臺,該芯片內(nèi)嵌A720T嵌入式微處理器和片上存儲器(Scratch-Pad memory,SPM),其中A720T處理器以ARM7TDMI為內(nèi)核,集成8K byte高速緩存(Cache)。本文以該芯片中的SPM和Cache為設(shè)計優(yōu)化對象,分別采用編譯器方法和全定制設(shè)計方法設(shè)計SPM和Cache中SRAM單元,芯片測試結(jié)果表明存儲器功能正確可靠,提高了系統(tǒng)執(zhí)行指令的速度;采用結(jié)構(gòu)優(yōu)化方法優(yōu)化SPM結(jié)構(gòu),實(shí)驗(yàn)數(shù)據(jù)表明優(yōu)化后的SPM動態(tài)功耗降低了25%,而面積和延時僅僅增大了8%和2%(系統(tǒng)要求功耗優(yōu)先)。6-T存儲單元尺寸優(yōu)化技術(shù)應(yīng)用于Cache存儲體的優(yōu)化,實(shí)驗(yàn)數(shù)據(jù)表明優(yōu)化后的A720T面積降低了12%,功耗降低了10%。
【學(xué)位單位】：東南大學(xué)
【學(xué)位級別】：博士
【學(xué)位年份】：2006
【中圖分類】：TP333
【部分圖文】：

第一章 緒論第1章 第一章 緒論背景導(dǎo)體制造工藝和集成電路設(shè)計能力的不斷進(jìn)步，人們已經(jīng)能夠把包括微處理接口邏輯甚至射頻電路集成到一個芯片上，這就是系統(tǒng)級芯片(System-on-C吐量不斷上升以及系統(tǒng)低功耗要求，系統(tǒng)級芯片對存儲器的需求越來越大動電話到第二代居民身份證等的一系列應(yīng)用中，設(shè)計者被要求集成更多數(shù)量器陣列，以滿足各種數(shù)據(jù)和代碼的存儲需要。據(jù)預(yù)測，到 2010 年，約 90%同功能的存儲器所占據(jù)[1]，如圖 1-1 所示。

不同功能的存儲器所占據(jù)[1]，如圖 1-1 所示。圖 1-1 SoC 中各種邏輯的比重調(diào)查研究表明嵌入式微處理器的速度在最近幾年一直以每年 60%的速度持續(xù)增速度增長則要相對緩慢的多，每年僅增長 10%左右，兩者之間的性能差異越來為系統(tǒng)級芯片的性能瓶頸[2-5]，圖 1-2 為近 20 年來存儲器與處理器性能的比較儲器帶寬成為限制系統(tǒng)性能最嚴(yán)重的瓶頸之一，這一瓶頸也促使人們將越來越集成在一起，利用片上總線的帶寬優(yōu)勢，以更高的速度向微處理器提供數(shù)據(jù)。

2.1 嵌入式 SRAM 簡介2.1.1 嵌入式 SRAM 結(jié)構(gòu)嵌入式SRAM結(jié)構(gòu)如所圖2-1所示，整體結(jié)構(gòu)可以劃分為存儲體陣列與外圍電路兩部分。存儲體陣列由預(yù)充電電路和存儲單元陣列組成；外圍電路由行列地址譯碼器(decoder)、讀寫控制單元、輸入數(shù)據(jù)處理單元以及靈敏放大器(Sense Amplifier)組成，它們分別實(shí)現(xiàn)對存儲單元尋址、數(shù)據(jù)寫入、讀出等操作。圖 2-1 嵌入式 SRAM 基本結(jié)構(gòu)存儲體陣列由大量存儲單元排列成矩陣結(jié)構(gòu)，每個存儲單元存儲一位二進(jìn)制數(shù)據(jù)，在地址譯碼器和讀寫控制電路的控制下，主控制器可以對存儲單元進(jìn)行讀寫操作。地址譯碼器一般分為行地址譯碼器和列地址譯碼器兩部分，行地址譯碼器將輸入地址的若干位譯成對應(yīng)字線上的有效信號，在存儲體陣列中選中一行存儲單元，列地址譯碼器將輸入地址的其余幾位譯碼成對應(yīng)輸出線上的有效信號，從字線選中的存儲單元中選擇一位或多位，再由讀?
【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前6條

1 王美華;高速低功耗嵌入式SRAM的設(shè)計研究[D];復(fù)旦大學(xué);2010年

2 王燕;8ns 4M_bit高可靠性靜態(tài)隨機(jī)存儲器[D];蘇州大學(xué);2011年

3 禹小軍;基于65nm技術(shù)平臺的低功耗嵌入式SRAM設(shè)計[D];復(fù)旦大學(xué);2008年

4 仇名強(qiáng);65nm高性能SRAM體系架構(gòu)及電路實(shí)現(xiàn)[D];安徽大學(xué);2012年

5 吳秋雷;低功耗SRAM存儲單元關(guān)鍵技術(shù)研究及電路設(shè)計[D];安徽大學(xué);2013年

6 劉其龍;基于65nm高性能SRAM關(guān)鍵電路的研究與設(shè)計[D];安徽大學(xué);2013年

本文編號：2835590