從理論和實(shí)踐上對(duì)一個(gè)40位的高性能算術(shù)邏輯部件(ALU)進(jìn)行了全定制設(shè)計(jì)。首先研究了高性能ALU的設(shè)計(jì)方法,對(duì)多種加法器進(jìn)行了性能比較,在超前加法器中提出了先行進(jìn)位理論與并行進(jìn)位理論的算法,此方向重在理論研究;接著在上述理論支持下,完整的設(shè)計(jì)了一款40位X-DSP處理器的ALU,重在實(shí)踐應(yīng)用。整個(gè)設(shè)計(jì)思路從部件算法、邏輯結(jié)構(gòu)、功能仿真驗(yàn)證、電路版圖設(shè)計(jì)等多個(gè)層次進(jìn)行了優(yōu)化設(shè)計(jì)。論文的研究成果包括以下幾點(diǎn): 1.理論上通過性能、速度、面積等的對(duì)比設(shè)計(jì)了一款高性能的40位ALU(其中加法器以Kogge-stone樹為結(jié)構(gòu)構(gòu)造)。 2.實(shí)踐應(yīng)用中用“內(nèi)超外串”法(組內(nèi)超前進(jìn)位,組間串行進(jìn)位)設(shè)計(jì)了40位X-DSP處理器的ALU。同時(shí)在為了提高ALU的運(yùn)算速度,在此加法鏈之外,另行設(shè)計(jì)了一條低16位超前進(jìn)位加法鏈,采用了跳躍進(jìn)位的設(shè)計(jì)思想。 3.為了提高ALU的運(yùn)算速度和資源利用,設(shè)計(jì)了一個(gè)C16位,用以在一個(gè)時(shí)鐘周期內(nèi)完成兩個(gè)16位的加法運(yùn)算或完成一個(gè)40位的加法運(yùn)算。 4.綜合設(shè)計(jì)面積對(duì)運(yùn)算性能的重要性,為了減少設(shè)計(jì)面積,將邏輯運(yùn)算與算術(shù)運(yùn)算綜合在一個(gè)邏輯單元中完成,使用一個(gè)C位設(shè)計(jì)來完成邏輯運(yùn)算與算術(shù)運(yùn)算的轉(zhuǎn)換。 5.功能仿真階段,為了設(shè)計(jì)過程的準(zhǔn)確性,提出了局部功能仿真和整體功能仿真的設(shè)計(jì)思路。 6.版圖設(shè)計(jì)階段,簡(jiǎn)要講述了電路版圖規(guī)劃和全局版圖設(shè)計(jì)。
【學(xué)位單位】：中南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2009
【中圖分類】：TP332
【部分圖文】：

率高達(dá)7G無(wú)殆。由于采用了最先進(jìn)的90nm工藝，雙電源電壓技術(shù)，獨(dú)特的邏輯和電路結(jié)構(gòu)等，該部件達(dá)到了非常高的性能【’4}。圖1一1表示了算術(shù)邏輯部件在性能方面的發(fā)展。圖中縱坐標(biāo)為部件的運(yùn)行頻率，單位為G乃腸。然而，國(guó)內(nèi)對(duì)于高性能算術(shù)邏輯部件的研究還不是很多，研究水平也不高。采用全定制對(duì)算術(shù)邏輯部件進(jìn)行專門設(shè)計(jì)的單位較少，大多數(shù)設(shè)計(jì)都是采用半定制的方法，因此性能較低，頻率一般只能達(dá)到100幾辦Iz一200幾任Iz。

在線性選擇進(jìn)位加法器 (CsLcarrysefectcarry)[20l中，兩個(gè)加法并行執(zhí)行，一個(gè)假設(shè)進(jìn)位為1，另一個(gè)進(jìn)位假設(shè)為O。當(dāng)最終得到進(jìn)位時(shí)選擇正確結(jié)果。進(jìn)位選擇加法器的時(shí)間復(fù)雜度是。而，面積復(fù)雜度是O(n)，圖2一4給出了一個(gè)組內(nèi)使用位數(shù)不同的行行波型進(jìn)位加法器結(jié)構(gòu)，合理的分組可以降低整個(gè)選擇進(jìn)位加法器的運(yùn)算時(shí)間。一個(gè)完整的進(jìn)位選擇加法器就可以通過如進(jìn)位旁路那樣的方法通過鏈接許多相等長(zhǎng)度的加法器級(jí)來構(gòu)成，通過觀察下圖的電路結(jié)構(gòu)，就可以推導(dǎo)出這一模塊最壞情形下傳播延時(shí)。O八

本文編號(hào)：2830539