多處理器系統(tǒng)能并行執(zhí)行給定的工作負載,以得到較之單處理器更優(yōu)的系統(tǒng)性能。對稱雙處理器系統(tǒng)是普遍的多處理器組織方式之一,它由兩個相同或類似的處理器組成,以總線或某種開關(guān)陳列互連成一個計算機系統(tǒng)。 本課題針對X微處理器核心設(shè)計了支持對稱雙處理系統(tǒng)的相關(guān)結(jié)構(gòu)以實現(xiàn)雙X微處理器系統(tǒng)。設(shè)計主要解決了雙處理模式下公共系統(tǒng)總線的分時享用、雙處理器的Cache一致性和中斷處理等問題,本文的主要工作包括: ·采用分布仲裁方式,設(shè)計了總線仲裁模塊對兩個處理器對公共總線的使用進行仲裁,解決了兩個競爭者爭用總線資源時的選擇問題; ·設(shè)計采用基于硬件的監(jiān)聽機制,通過總線互連來維護對稱雙處理系統(tǒng)中兩個處理器的Cache一致性; ·采用高級可編程中斷控制器(APIC)處理中斷,設(shè)計了雙處理器啟動時的Boot-up協(xié)議; ·結(jié)合已有的驗證平臺,構(gòu)建了基于對稱雙處理結(jié)構(gòu)的驗證環(huán)境,對設(shè)計實現(xiàn)的幾種雙處理模式下的重要機制的正確性予以充分的模擬驗證。 本課題基于對稱雙處理結(jié)構(gòu)針對X微處理器核心設(shè)計和實現(xiàn)的總線仲裁機制、Cache一致性機制和基于APIC的中斷機制均已在X86系列32位CISC高性能通用微處理器——X微處理器中成功使用。
【學(xué)位單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2006
【中圖分類】：TP332
【部分圖文】：

相應(yīng)的數(shù)據(jù)塊。存儲一致性器系統(tǒng)除了要提供一致的存儲器視圖外，還必須支持預(yù)先模型(Memo理eonsisteneyModel)I’6]。一致性模型對處理器了規(guī)定，它是任何多處理器系統(tǒng)的指令集體系結(jié)構(gòu)(ISA，Insre)規(guī)范中不可分割的重要組成部分。如果沒有結(jié)構(gòu)化的規(guī)存的順序，程序就不能保證線程間同步的正確性和可靠性，儲程序行為的可重復(fù)性和可預(yù)測性。顯示了一個簡單的串行化機制來保證對程序關(guān)鍵段的執(zhí)行理器的相互排斥機制是:處理器O設(shè)置變量A并測試另一斥的訪問(對于處理器1，變量名要反過來)。只要每個處之前設(shè)置了自已的變量，就能夠保證互斥。

圖2.2順序一致性訪問存儲器排序致性模型:一種區(qū)別于順序一致性的方法是規(guī)定一個C)。松弛一致性模型(RC)提出的動機是對硬件進行定并標記出需要排序的時間，而沒有訪問標記的訪問程序員確定并標記出進行排序的訪存操作。確定多個線但它硬件簡單而性能較高。順序一致性方法與松弛一側(cè)重。一個是完全通過硬件實現(xiàn);而另一個是通過人化硬件。性存儲器接口者多個處理器連接到存儲器的接口可以通過總線來實作為原子總線事務(wù)(即不可再細分的操作)118]。一旦，它會將相應(yīng)的命令放置在總線上，然后占有總線直應(yīng)，最后發(fā)出信號結(jié)束這次總線事務(wù)。另外，許多更

國防科學(xué)技術(shù)大學(xué)研究生院工程碩士學(xué)位論文下圖為簡單總線與分離事務(wù)總線工作流程示意圖。圖(a)為簡單總線及原子事務(wù)操作示意圖。此種結(jié)構(gòu)的總線執(zhí)行方式是典型的串行順序，它將兩個總線請求操作串行排序:一個請求發(fā)出之后就不再能夠并行執(zhí)行其它的總線請求，而一定要等到第一個請求的響應(yīng)操作以及相應(yīng)動作完全完成之后才能夠開始執(zhí)行第二個總線請求。圖(b)顯示了分離事務(wù)總線技術(shù)以一種流水化的方式在相同的時間內(nèi)滿足四個請求。該總線將在每次請求之后都釋放總線，在單獨的總線上接收監(jiān)聽響應(yīng)和數(shù)據(jù)響應(yīng)操作。全部過程所用的時間卻不超過簡單總線滿足兩次請求的時間。當然，其相應(yīng)的總線結(jié)構(gòu)設(shè)計會復(fù)雜許多，因為同時存在多個分離的總線事務(wù)，一致性控制器必須一一加以記錄。請求A.響應(yīng)~A.從DRAM中讀取A.傳送A

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本文編號：2827717