流處理器集成了大量的計(jì)算單元和軟件管理的片上存儲(chǔ)器,對(duì)于數(shù)據(jù)密集的媒體應(yīng)用可以獲得極高的計(jì)算性能,它具有低主頻、低功耗、高數(shù)據(jù)并行性、高峰值性能等特點(diǎn)。因此,研究在大規(guī)模科學(xué)和工程計(jì)算領(lǐng)域應(yīng)用流處理器是當(dāng)前的一個(gè)熱點(diǎn)問(wèn)題。 但是,流應(yīng)用開(kāi)發(fā)和優(yōu)化方法與傳統(tǒng)方法有很大的不同。研究科學(xué)計(jì)算流應(yīng)用的開(kāi)發(fā)和優(yōu)化方法,是探索將流處理器應(yīng)用于科學(xué)計(jì)算領(lǐng)域的關(guān)鍵問(wèn)題之一。 本文在分析了流編程模型和編程語(yǔ)言的基礎(chǔ)上,開(kāi)發(fā)了若干典型的科學(xué)計(jì)算流應(yīng)用;并針對(duì)流體系結(jié)構(gòu)的特點(diǎn),研究了科學(xué)計(jì)算流應(yīng)用的性能優(yōu)化技術(shù)。在自主研制的流處理器——X流處理器上,對(duì)這些科學(xué)計(jì)算流應(yīng)用進(jìn)行了測(cè)試,測(cè)試結(jié)果表明本文提出的流程序開(kāi)發(fā)和優(yōu)化方法能夠充分發(fā)揮流處理器的性能潛力。 本文主要工作包括: 1、分析了流編程模型的特點(diǎn),總結(jié)了面向科學(xué)計(jì)算的流應(yīng)用開(kāi)發(fā)方法,并開(kāi)發(fā)了若干典型的科學(xué)計(jì)算流應(yīng)用。 2、針對(duì)科學(xué)計(jì)算應(yīng)用存在的大量循環(huán)結(jié)構(gòu),提出基于循環(huán)變換的流程序優(yōu)化方法。 3、基于X流處理器平臺(tái),對(duì)典型科學(xué)計(jì)算應(yīng)用核心和若干完整的科學(xué)計(jì)算應(yīng)用程序進(jìn)行了性能測(cè)試。計(jì)算核心包括:快速傅里葉變換、拉普拉斯變換、稠密矩陣Jacobi迭代、稀疏矩陣Jacobi迭代算法;應(yīng)用包括:Spec2000 171.Swim、光學(xué)應(yīng)用Capao和偏微分方程求解。測(cè)試結(jié)果表明本文提出的面向科學(xué)計(jì)算的流應(yīng)用開(kāi)發(fā)和優(yōu)化方法能夠充分發(fā)揮流處理器的性能優(yōu)勢(shì)。
【學(xué)位單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2006
【中圖分類】：TP332
【部分圖文】：

國(guó)防科學(xué)技術(shù)大學(xué)研究生院工學(xué)碩士學(xué)位論文性相對(duì)應(yīng)，實(shí)質(zhì)為一種時(shí)間局部性；核心之間的局部性是指前一核心產(chǎn)生的一批數(shù)據(jù)作為下一核心的輸入，是一種生產(chǎn)者-消費(fèi)者的局部性，更多體現(xiàn)出空間局部性的特征。流應(yīng)用中的空間局部性是粗粒度的，有別于通用處理器中 Cache 捕捉的細(xì)粒度局部性。4、數(shù)據(jù)引用的規(guī)律性媒體應(yīng)用和一些科學(xué)計(jì)算應(yīng)用往往按照一定規(guī)律對(duì)數(shù)據(jù)進(jìn)行引用，比如按順序方式、固定步長(zhǎng)方式進(jìn)行引用，并且引用規(guī)律在程序設(shè)計(jì)時(shí)便能預(yù)先確定。流應(yīng)用這種可預(yù)測(cè)的訪存特性，為實(shí)現(xiàn)預(yù)取提供了可能。

圖 1.2 單片 VIRAM 體系結(jié)構(gòu)IT 大學(xué)開(kāi)發(fā)的 Raw[25]體系結(jié)構(gòu)是 Tile 體系結(jié)構(gòu)的典型代表，一個(gè) R 16 個(gè)可編程的 Tile 組成。每個(gè) Tile 都有單獨(dú)的微處理器、數(shù)據(jù) ca及同連接各個(gè) Tiles 的互連網(wǎng)絡(luò)的接口，其結(jié)構(gòu)如圖 1.3 所示。RAW并行，分空間執(zhí)行，把底層的物理資源如門、線、引腳等作為體系露給程序員，使程序員面對(duì)線延遲，更好的安排程序從而獲得最佳

圖 1.2 單片 VIRAM 體系結(jié)構(gòu)MIT 大學(xué)開(kāi)發(fā)的 Raw[25]體系結(jié)構(gòu)是 Tile 體系結(jié)構(gòu)的典型代表，一個(gè) RAW 器由 16 個(gè)可編程的 Tile 組成。每個(gè) Tile 都有單獨(dú)的微處理器、數(shù)據(jù) cache、器以及同連接各個(gè) Tiles 的互連網(wǎng)絡(luò)的接口，其結(jié)構(gòu)如圖 1.3 所示。RAW 適合程級(jí)并行，分空間執(zhí)行，把底層的物理資源如門、線、引腳等作為體系結(jié)構(gòu)體暴露給程序員，使程序員面對(duì)線延遲，更好的安排程序從而獲得最佳性能。

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本文編號(hào)：2823915