近年來(lái),集成電路工藝節(jié)點(diǎn)向14 nm和7 nm不斷推進(jìn),芯片設(shè)計(jì)的復(fù)雜度增加引起整體功耗和單位面積功耗密度急劇上升,導(dǎo)致芯片的可靠性和穩(wěn)定性降低。如何在新工藝和新技術(shù)背景下實(shí)現(xiàn)低功耗的設(shè)計(jì)目標(biāo),成為芯片設(shè)計(jì)密切關(guān)注的問(wèn)題。本文的研究對(duì)象是某基帶芯片中的信號(hào)處理CPU模塊,該模塊規(guī)模約為111萬(wàn)門(mén),最高頻率為850 MHz�；谟⑻貭�14 nm工藝,使用Design Compiler完成了基于UPF的低功耗邏輯綜合,使用IC Compiler II完成了模塊基于UPF的物理設(shè)計(jì),使用Cadence Conformal完成了邏輯等價(jià)性檢查,使用Power Compiler和PrimeTime PX進(jìn)行功耗分析并在綜合階段和物理設(shè)計(jì)階段進(jìn)一步優(yōu)化模塊的功耗。本文取得的主要研究成果如下:(1)通過(guò)UPF描述信號(hào)處理CPU模塊的供電需求和低功耗設(shè)計(jì)需求,首先完成了基于UPF的低功耗邏輯綜合,綜合完成后對(duì)設(shè)計(jì)的時(shí)序,功耗和面積進(jìn)行評(píng)估。然后在低功耗綜合結(jié)果的基礎(chǔ)上權(quán)衡時(shí)序的要求,進(jìn)一步優(yōu)化功耗:通過(guò)調(diào)整ICG的fanout使功耗優(yōu)化1%;通過(guò)合理設(shè)置建立時(shí)間過(guò)約束使功耗優(yōu)化0.8%。功耗優(yōu)化結(jié)果表明,Ma Corner下模塊的綜合功耗由原來(lái)的34.1905 mW進(jìn)一步降低到33.6575mW,優(yōu)化了1.6%,效果較為顯著;建立時(shí)間違例為-64.9 ps,在可接受范圍內(nèi);模塊面積較優(yōu)化之前減少了0.7%。最后對(duì)RTL和綜合網(wǎng)表進(jìn)行邏輯等價(jià)性檢查。(2)基于功耗優(yōu)化后的綜合結(jié)果,完成了模塊基于UPF的低功耗物理設(shè)計(jì)。在floorplan階段:定義模塊的面積和形狀,進(jìn)行IO規(guī)劃,劃分物理電壓域,擺放hard macro,插入物理單元,構(gòu)建供電網(wǎng)絡(luò);然后進(jìn)行標(biāo)準(zhǔn)單元布局,時(shí)鐘樹(shù)綜合及優(yōu)化,布線及優(yōu)化,最后對(duì)綜合和物理設(shè)計(jì)網(wǎng)表進(jìn)行邏輯等價(jià)性檢查。(3)在基于UPF的低功耗物理設(shè)計(jì)過(guò)程中,使用了四種方法進(jìn)一步優(yōu)化功耗:第一,通過(guò)優(yōu)化floorplan使功耗降低7%;第二,通過(guò)優(yōu)化標(biāo)準(zhǔn)單元布局使功耗降低5%;第三,使用SAIF輔助功耗優(yōu)化使功耗降低4%;第四,在物理設(shè)計(jì)中使用Synopsys公司的AWP模型使功耗降低0.7%。功耗優(yōu)化后,模塊的建立時(shí)間違例為-79.537 ps,保持時(shí)間違例為-207.944 ps,均可通過(guò)后續(xù)時(shí)序迭代達(dá)到收斂;模塊的面積由頂層分配,在物理設(shè)計(jì)和功耗優(yōu)化階段未改變;功耗優(yōu)化結(jié)果表明,在物理設(shè)計(jì)階段同時(shí)采用以上方法,Mrv corner下功耗由原來(lái)的71.5 mW進(jìn)一步降低到61.6 mW,優(yōu)化了14%,效果顯著。該模塊所屬的基帶芯片已經(jīng)于2018年9月順利流片,目前處于測(cè)試階段,文中運(yùn)用的綜合與物理設(shè)計(jì)方法對(duì)先進(jìn)工藝高性能芯片的后端設(shè)計(jì)具有一定的參考價(jià)值,在綜合和物理設(shè)計(jì)過(guò)程中使用的功耗優(yōu)化方法也具有一定范圍的適用性。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TP332;TN402
【部分圖文】：

map_power_switch PS_BLOCK_DIG_dc1 -domain PD_BLOCK_SW_DIG xxxxxxx-lib_cells " libcell1 libcell2"圖3.3 物理設(shè)計(jì)中的電源開(kāi)關(guān)單元截圖3.2.4 定義隔離單元實(shí)現(xiàn)電源門(mén)控需要在可關(guān)斷 power domain 和常開(kāi) power domain 之間插入隔離單

物理設(shè)計(jì)中的隔離單元截圖

map_retention_cell RET_PD_BLOCK_SW_DIG -domainPD_BLOCK_SW_DIG xxx-lib_cells "libcell1…"圖3.5 物理設(shè)計(jì)中的保持單元截圖3.2.6 定義電源狀態(tài)信息根據(jù)設(shè)計(jì)的需求，不同的工作狀態(tài)對(duì)應(yīng)不同的電壓。功耗與電壓的平方成正比，因此降低供電電壓是低功耗設(shè)計(jì)的基本方法，例如本模塊中內(nèi)核的供電電壓為 0.77V，相比于上一代產(chǎn)品其相應(yīng)的供電電壓降低了 0.1V。通過(guò) add_power_state 為之前定義

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本文編號(hào)：2818136