數(shù)據(jù)采集存儲系統(tǒng)在測試領(lǐng)域中不可或缺,信息技術(shù)的快速發(fā)展使得數(shù)據(jù)流的傳輸速度越來越高,進(jìn)而推動了數(shù)據(jù)采集存儲系統(tǒng)向著高速大容量的方向邁進(jìn)。本文結(jié)合實(shí)驗(yàn)室課題的具體要求,提出了一種針對最高達(dá)50MHz的高頻動態(tài)編碼信號的高速采集存儲測試系統(tǒng)的實(shí)現(xiàn)方法。根據(jù)待測信號的特征,對信號所需的處理環(huán)節(jié)和采樣理論進(jìn)行研究,從信號的傳輸方式、芯片選型,及后期電路板層疊結(jié)構(gòu)和布局布線等方面考慮,規(guī)劃具體的硬件電路模塊,設(shè)計(jì)出高速采集存儲電路,主要由電源管理、信號衰減、高速ADC、高性能FPGA、DDR3緩存和eMMC存儲部分組成。電路設(shè)計(jì)在Cadence平臺完成,通過OrCAD Capture CIS進(jìn)行原理圖設(shè)計(jì),結(jié)合Pspice對所設(shè)計(jì)的衰減電路進(jìn)行仿真驗(yàn)證,針對高頻信號的反射問題,對傳輸線效應(yīng)進(jìn)行研究,在PCB SI平臺上對PCB中的關(guān)鍵單端信號和LVDS信號的多種阻抗匹配方式進(jìn)行拓?fù)浣Y(jié)構(gòu)提取和仿真,對比分析選取最優(yōu)的匹配方式,并對高頻電路中電容的使用進(jìn)行仿真分析,另外從布局布線方面對高速電路中常見的串?dāng)_、信號延遲、電磁干擾等信號完整性問題提出了具體改進(jìn)方法。在對系統(tǒng)邏輯的設(shè)計(jì)上,合理使用FPGA的內(nèi)部硬核資源,如鎖相環(huán)、FIFO及MCB等,簡化開發(fā)工作并能準(zhǔn)確的完成相關(guān)功能。系統(tǒng)采用負(fù)延時采樣策略對觸發(fā)開始之前的部分?jǐn)?shù)據(jù)進(jìn)行存儲,保證待測信號有效部分的完整性,接收到觸發(fā)信號后,將數(shù)據(jù)先緩存到DDR3中,采集結(jié)束后再將數(shù)據(jù)轉(zhuǎn)存至eMMC,并對系統(tǒng)中所用DDR3和eMMC的操作規(guī)范和時序進(jìn)行研究,對關(guān)鍵的讀寫操作進(jìn)行仿真分析。通過合理的硬件和邏輯設(shè)計(jì),實(shí)現(xiàn)采樣頻率達(dá)500MHz,8bit位寬的信號采集存儲測試系統(tǒng),并模擬測試,最后對實(shí)驗(yàn)測試數(shù)據(jù)進(jìn)行分析,根據(jù)測試結(jié)果對所設(shè)計(jì)采集系統(tǒng)進(jìn)一步的優(yōu)化。
【學(xué)位單位】：中北大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TP274.2;TP333
【部分圖文】：

中北大學(xué)學(xué)位論文帶來以下傳輸線效應(yīng)。射線和接收端的阻抗不匹配時，驅(qū)動端輸出的信號會在接收端被反射和電壓信號會出現(xiàn)不穩(wěn)定的狀態(tài)，從而引起信號的輪廓失真的現(xiàn)象時會導(dǎo)致信號無法正常傳輸，導(dǎo)致系統(tǒng)不能正常運(yùn)行。傳輸線上阻號在驅(qū)動端和接收端之間來回反射，引起如圖 2.3 所示的過沖、下

中北大學(xué)學(xué)位論文是零，電容對信號的的影響表現(xiàn)出電阻性質(zhì)，并且阻抗最低，0f 稱為電容自身的諧振頻率。下圖 2.5 所示是一個 10μF 電容，等效電阻 42.1114mΩ，等效電感 850pH，在 Cadenc中仿真出其頻域阻抗曲線圖，圖中清晰的反應(yīng)出電容的阻抗隨著頻率的變化表現(xiàn)出的特性曲線。由電阻并聯(lián)特性可知，多個電容并聯(lián)時阻抗也會降低，并且能夠擴(kuò)寬頻率范圍所以在設(shè)計(jì)中經(jīng)常將容值不同的電容并聯(lián)在一起使用以獲得更好的性能。

圖 3.2 衰減增益曲線.3 信號的差分化根據(jù)項(xiàng)目指標(biāo)，源端所給待采集信號為 TTL 脈沖電平類型，為了和后級 AD94需差分信號接口對接，需要進(jìn)行信號的差分化處理。以往在項(xiàng)目中常見的差分化處理方式是變壓器耦合配置，常用的放大器驅(qū)動能力，特別是在對中高頻信號進(jìn)行采樣時效果不佳，差動變壓器耦合的方式能夠提供比的驅(qū)動能力，但是必須注意的是大多數(shù)的 RF 變壓器在幾十兆赫茲的信號頻率下就到飽和狀態(tài)，并且功率信號容易導(dǎo)致變壓器磁芯飽和，引起后級 A/D 的失真。在實(shí)用中，變壓器耦合電路比較復(fù)雜，占用 PCB 資源較多，效果也不理想，所以并不此方案。另外，查找文獻(xiàn)時發(fā)現(xiàn)集成信號調(diào)理芯片在進(jìn)行信號的差分化中表現(xiàn)更加突出，統(tǒng)最后選擇了 AD 公司的 AD8138 集成芯片進(jìn)行信號差分化，它采用專有的 XFCB

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本文編號：2816569