【摘要】：隨著集成電路發(fā)展進入新的階段,市場轉(zhuǎn)向體積更小、功耗更低、成本更低、性能更高的片上系統(tǒng)(SOC)發(fā)展方向。SOC技術著眼于整個系統(tǒng)的功能和性能,采用軟硬件協(xié)同設計技術和驗證方法,利用IP復用及深亞微米技術,在單一芯片上實現(xiàn)復雜的系統(tǒng)功能。它能極大提高系統(tǒng)性能、減小功耗、降低系統(tǒng)成本,是未來信息產(chǎn)業(yè)的發(fā)展趨勢。 PowerPC體系結(jié)構(gòu)是一種精減指令集計算機( Reduced Instruction Set Computer,RISC)體系結(jié)構(gòu)。本文研究了Xilinx公司Virtex-5 FXT系列FPGA中的硬核——嵌入式PowerPC處理器模塊。參考該模塊的處理器、總線、仲裁器等各部分的互連結(jié)構(gòu),構(gòu)建并實現(xiàn)了基于PowerPC的SOC系統(tǒng)。在此基礎上開發(fā)了測試軟件,并通過AC-3音頻5.1聲道實時解碼在FPGA開發(fā)板上完成了系統(tǒng)原型驗證。在原型驗證之后,對該SOC系統(tǒng)中最關鍵的PowerPC處理器進行了后端設計,包括將硬件描述語言邏輯綜合、布局布線以及對布線結(jié)果的分析。如果有需要對系統(tǒng)進行裁剪、擴展并通過ASIC方式實現(xiàn),該后端設計可以作為性能評估的一部分。本文主要完成的工作包括: 1.分析了用PowerPC處理器搭建的SOC平臺的架構(gòu),并在此基礎上對其子模塊的設計與實現(xiàn)進行了研究。 2.搭建了包括地址映射、基礎軟件例程、系統(tǒng)初始化匯編程序和系統(tǒng)C語言在內(nèi)的系統(tǒng)軟件平臺。 3.基于Altera的FPGA開發(fā)板,對本文構(gòu)建的以PowerPC為核心的SOC系統(tǒng)進行原型驗證。實驗結(jié)果表明:該系統(tǒng)能夠在Stratix II FPGA中實現(xiàn),以40MHz的時鐘頻率完成AC-3音頻5.1聲道實時解碼。 4.完成了對PowerPC處理器從硬件描述語言的綜合與分析到布局布線的后端設計工作,并對布線后的版圖進行了電源網(wǎng)絡分析以及功耗分析,為進一步研究打下了基礎。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2011
【分類號】：TP332
【圖文】：

真空電子管發(fā)明后，至今電子器件已經(jīng)歷了五代誕生，使電子技術出現(xiàn)了劃時代的革命，它是現(xiàn)，也是微電子技術發(fā)展的標志。和單個電子管與降低電子設備的功耗和故障發(fā)生率，使得復雜功能。以往很多電路功能需要在電路板上實現(xiàn)，而都可以集成到小塊芯片上。歸功于半導體集成技今已經(jīng)可以實現(xiàn)以往無法想象的復雜電路，電子成電路經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大和甚大規(guī)模（ULSI）的發(fā)展過程，集成電路制造得到了長足的發(fā)展。

并使得 SOPC開發(fā)周期縮短，從而使系統(tǒng)成本得以降低。嵌入式 PowerPC 處理器模塊架構(gòu)如圖2-1 所示[9]，集成了 PowerPC 處理器、開關矩陣（Crossbar）、處理器本地總線 PLB（Processor Local Bus）、存儲器控制器接口 MCI（Memory Controller Interface）、設備控制寄存器總線 DCR（Device Control Register Bus）、直接存儲器訪問控制器DMA（Direct Memory Access）Controller、輔助處理器單元 APU（Auxiliary ProcessorUnit）、中斷控制接口、JTAG（Joint Test Action Group）接口、調(diào)試跟蹤接口、復位、時鐘以及功耗管理接口等。圖 2-1 基于 PowerPC 的 SOC 系統(tǒng)硬件架構(gòu)該嵌入式處理器模塊包括主設備—處理器、總線—PLB、總線仲裁控制器——Crossbar、以及存儲器控制器接口和從設備接口。通過 PLB 和 DCR 總線將它

完成對數(shù)據(jù)的存儲和讀取工作，與處理器的高速數(shù)據(jù)緩存互連。其中進取的 PLB 接口對數(shù)據(jù)操作是單向的，只能進行讀取。而完成數(shù)據(jù)存儲和LB 接口有寫操作，也有讀操作。這兩個操作分別占用一條總線。因此處有三條與外部數(shù)據(jù)交換的 PLB 總線。這些總線不被其他任務共享，負責務。因此這個架構(gòu)可以使處理器可利用的數(shù)據(jù)帶寬達到最大化。外，處理器還可以通過 DCR 總線，APU 接口與外部交互。在本章的后續(xù)對這些內(nèi)容進行介紹。

【參考文獻】

相關期刊論文 前2條

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相關碩士學位論文 前2條

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本文編號：2806596