【摘要】： 數(shù)字信號處理器(Digital Signal Processor:DSP)是一種專用于數(shù)字信號處理的嵌入式處理器,擁有強大的運算能力。在無線通信、多媒體、便攜式數(shù)字終端、醫(yī)療設備、計算機網(wǎng)絡、雷達和精確制導武器等領(lǐng)域有廣泛應用。改進電路設計是提高DSP性能的有效方法,改進電路設計包括采用先進的電路技術(shù)和先進的電路設計方法,而EDA技術(shù)是設計方法中非常關(guān)鍵的一個要素。本文以600MHz YHFT-DSP/MHM數(shù)據(jù)通路的設計為背景,從關(guān)鍵電路和EDA技術(shù)兩個方面入手,對高性能DSP的電路設計技術(shù)進行了深入研究,并取得了以下成果: 1.為了降低動態(tài)電路的功耗,避免或減少同步開銷,提出了有限動態(tài)電路設計方法。闡述了有限動態(tài)電路設計方法的基本思想,結(jié)合一個32位加法器環(huán)路的設計,系統(tǒng)介紹了有限動態(tài)電路設計方法的關(guān)鍵技術(shù):動態(tài)電路的選擇與設計,時鐘設計,延遲預充技術(shù),雙態(tài)電路和抗噪聲設計方法。實驗結(jié)果表明:有限動態(tài)電路的速度略優(yōu)于完全動態(tài)電路,功耗降低了52.78%。 2.針對13讀/9寫寄存器文件的設計,提出了端口復用技術(shù),將寄存器單元端口的數(shù)目和譯碼器的數(shù)目均減少了7個,并完成了與端口復用相關(guān)電路的設計。提出了溝道增長Dual-Vt位線技術(shù),通過增加Dual-Vt位線結(jié)構(gòu)中高閾值器件的柵長,獲得了更快的速度,并改善了電路的噪聲特性。實驗結(jié)果表明,在90nm工藝中,溝道增長Dual-Vt位線結(jié)構(gòu)的主要指標均優(yōu)于偽靜態(tài)位線結(jié)構(gòu),與LBSF位線結(jié)構(gòu)相比功耗降低了28.5%,漏電流降低了99.78%,面積增加了9.5%。 3.基于二位Booth乘法,提出了16位混合乘法器的算法。與同類型研究相比部分積減少了6個,面積、延時和功耗的改善均超過了20%。在180nm工藝下完成了乘法器的全定制設計優(yōu)化和測試芯片的設計,提出并實現(xiàn)了一種通用、靈活、低成本的模塊級電路測試方案。測試結(jié)果表明,芯片的工作頻率在SIMD模式下高于475.2 MHz,在普通模式下介于404.8MHz和475.2MHz之間。 4.完成了全定制電路功能模型提取關(guān)鍵算法的研究,實現(xiàn)了一個功能模型提取工具TranSpirit。實驗結(jié)果表明TranSpirit具有很高的效率,能夠滿足模塊級全定制設計功能驗證的要求。 5.闡述了晶體管級混合時序分析方法的基本思想和流程,提出了考慮MIS效應的最大延時和最小延時測試波形生成算法,實現(xiàn)了一個晶體管級混合時序分析工具SpiceTime。與Hspice相比,SpiceTime具有更高的分析效率,而且最大延時的誤差不超過2.89%,最小延時的誤差不超過7%。 6.研究了有限動態(tài)電路時序驗證方法�；谒氖录芷谀Ｐ�,研究并總結(jié)了HI-CMOS、LO-CMOS、NTP動態(tài)門和N-C~2MOS鎖存器正確工作所需要滿足的時序約束;率先將混合時序分析方法應用于動態(tài)電路的延時計算,提出了動態(tài)門延時測試波形的生成算法。有限動態(tài)電路的時序驗證方法已經(jīng)在SpiceTime中得到了實現(xiàn),并且應用于32位加法器環(huán)路的設計驗證。該方法提高了設計效率,幫助發(fā)現(xiàn)了設計中存在的問題。如果不考慮偽路徑的影響,求值方向和預充方向延時的最大誤差分別為3.62%和8.26%。 本文的研究為YHFF-DSP/MHM數(shù)據(jù)通路的設計提供了可行的設計方案,為進一步研究如何提高DSP的電路設計技術(shù)奠定了堅實的基礎。
【學位授予單位】：國防科學技術(shù)大學
【學位級別】：博士
【學位授予年份】：2007
【分類號】：TP368.11
【圖文】：

叮叮聲聲聲黯幽麟耀耀趕粼粼習習習習習L獷度度‘‘湘誦LLLLLLL)獷獷『『悶悶悶悶悶悶悶悶悶悶悶悶悶悶號號.戶戶戶戶戶戶戶羚筆筆確確JJJ簿簿撇撇撇爪獷畝畝沖沖注注注注注乏粼粼冬冬澡通通通通通王獷場場珍珍蓋蓋蓋蓋蓋蓋蓋蓋蓋:::漁漁漁漁漁篡篡600MHzTMS320C64x芯片的版圖照片書寥.l圖內(nèi)核以全頻率運行，SOC部件以半頻運行。OMAP芯片的設計中也采用了兩項關(guān)鍵技術(shù)。一是采法[l6，‘9]。二是采用了多種降低漏電流的技術(shù):l)實現(xiàn)的漏電流降低了95%以上;2)為了降低芯片從休眠狀態(tài)1.2中的雙通路電源開關(guān)控制電路，將峰值電涌降低了眠狀態(tài)繼續(xù)保持原先的信息，在SRAM陣列的底部和頂圖1.3所示;4)在設計中使用了兩種不同柵長的晶體管，30%，工作狀態(tài)的漏電流也有所降低。

圖1.3OMAP的帶二極管的RAM電路制設計技術(shù)將變得更加重要。斯坦福大學的WiiliamJ.Dall2000年DAc會議上發(fā)表文章，對AsIC芯片中全定制設計的研究表明通過布局規(guī)劃、關(guān)鍵線網(wǎng)的預先布線、數(shù)據(jù)通路的瓦設計，可以極大提高ASIC設計的性能。他們以一個64位數(shù)據(jù)同設計方法的版圖進行了比較，如圖1.4所示。這四種設計單元的自動布局布線(a)、位片堆疊(b)、定制單元(c)和全定制計的性能參數(shù)作了對比。該實驗說明通過定制設計努力，可他們于2005年在DAC會議上發(fā)表的研究成果認為，通過全定設計的功耗降低3一10倍[2’1。戮

本文編號：2804178