異步FIFO的設(shè)計與實現(xiàn)
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2007
【分類號】:TP333
【圖文】:
轉(zhuǎn)發(fā)能力 有 有 有 有 有可擴展性 可擴展 可擴展 可擴展 可擴展 可擴展?fàn)顟B(tài)標(biāo)志數(shù) 3 3 3 3 5異步同時讀寫 支持 支持 支持 支持 支持兼容性 與 TTL 兼容 與 MIL-STD-883 標(biāo)準(zhǔn)兼容封裝要求 CLCC32 CDLP282.2 FIFO 的結(jié)構(gòu)先進先出存儲器是一個具有數(shù)據(jù)輸入口和輸出口的雙端器件, 整個電路可以劃分為存儲陣列與外圍電路兩部分。其中外圍電路由、讀寫控制邏輯、擴展邏輯、標(biāo)志邏輯、譯碼器及數(shù)據(jù)輸入/輸出緩沖單元組成?傮w結(jié)構(gòu)如圖 2.1 所示:
圖 2.2 FIFO 的引腳端口以下是對各引腳的說明:(1) 復(fù)位端(RS )在上電以后寫操作之前需要進行復(fù)位,此時讀寫輸入端進行初始化的信號必須處于高電位。當(dāng)復(fù)位標(biāo)志處于低電平狀態(tài)時,就產(chǎn)生了復(fù)位。在復(fù)位期間內(nèi)部的讀寫指針都指向存儲單元的第一個字地址。標(biāo)志EF 置低電位表示的空狀態(tài),并且半滿標(biāo)志HF 和滿標(biāo)志FF 置高電位。當(dāng)一個復(fù)位周期運行后對 FIFO 執(zhí)行讀操作,輸出端都將會置高阻態(tài)。(2) 寫控制端口(W )通過FF 置高電平可表明 FIFO 中至少還有一個有效的空位置。W 的下降沿觸發(fā)一個寫循環(huán)。在W 上升沿之后的數(shù)據(jù)保持時間(HDT )和W 上升沿之前的數(shù)據(jù)建立時間(SDT )這兩段時間內(nèi),數(shù)據(jù)從(0D ~8D )端順序?qū)懭?FIFO。針對一空 FIFO,W 第一次由低到高的跳變到EF 由低到高的跳變這之間的這段時間為tWEF 。FIFO 半滿后緊接著的W 信號的下降沿之后的tWHF 段時間后 HF 電平置低電平。因此,只要 FIFO 的未寫空間即使加一也不到容量一半時,HF 一直
異步 FIFO 的設(shè)計與實現(xiàn)中,在W 下降沿后的tWEF 時間后 FF 置低電平。內(nèi)部邏輯將會阻止 FIFO 寫溢出。對一個已經(jīng)寫滿的 FIFO,寫操作被阻止,寫指針不再增加。當(dāng)從一已經(jīng)寫滿的 FIFO進行一次讀出后的tREF 時間后 FF 置高電平。如果 FIFO 沒有滿,就可以向其中寫入數(shù)據(jù),并且寫周期是從寫信號的下降沿開始的。數(shù)據(jù)按順序存儲在 RAM 陣列中,而且不受任何讀操作的影響。當(dāng) FIFO半滿以后,則在下一個寫操作的下降沿到來時,半滿標(biāo)志就會被置于低電位,并且它將會繼續(xù)保持下去,直到讀寫指針之間的差值不到 FIFO 的整個容量的一半為止。半滿標(biāo)志是由讀信號的上升沿而被置為高電位的,見圖 2.3。為了防止出現(xiàn)數(shù)據(jù)上溢的現(xiàn)象,當(dāng) FIFO 滿時,滿狀態(tài)標(biāo)志會變?yōu)榈碗娖剑源藖碜柚惯M一步的寫操作。當(dāng)出現(xiàn)有效的讀操作之后,滿狀態(tài)標(biāo)志就會轉(zhuǎn)換為高電位,這樣又可以向FIFO 中寫入數(shù)據(jù)了,當(dāng) FIFO 滿時內(nèi)部的寫指針就不受寫信號控制,因此,在 FIFO滿時寫控制端的外部變化不會影響到 FIFO。
【相似文獻】
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本文編號:2804095
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