【摘要】： 隨著SoC設(shè)計(jì)向存儲器比例大于邏輯部分比例的方向發(fā)展,高質(zhì)量的存儲器測試策略顯得尤為重要。存儲器內(nèi)置自測試(BIST)技術(shù)以合理的面積開銷來對單個(gè)嵌入式存儲器進(jìn)行徹底的測試,可提高產(chǎn)品質(zhì)量及合格率,因此正成為測試嵌入式存儲器的標(biāo)準(zhǔn)技術(shù)。然而,隨著存儲器性能的提升,對全速測試(at-speed test)BIST電路的設(shè)計(jì)提出了越來越高的要求。本文提出了一種基于有限狀態(tài)機(jī)FSM(Finite State Machine)的BIST優(yōu)化方案。優(yōu)化后的電路無論在速度和面積開銷上都比傳統(tǒng)的設(shè)計(jì)結(jié)構(gòu)獲得了顯著的性能提升。
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2007
【分類號】：TP333
【圖文】：

圖 1：SoC 中存儲器的使用情況進(jìn)技術(shù)提供了廣泛的工藝選擇，滿足了在同一設(shè)計(jì)上具有不多種應(yīng)用(設(shè)計(jì))的需要。對于需要存儲器測試和修復(fù)方案的同冗余配置的設(shè)計(jì)，這些挑戰(zhàn)增強(qiáng)了對良品率管理的需求。存儲器測試的挑戰(zhàn)湊的結(jié)構(gòu)特征使其更容易受到各類缺陷的影響。存儲器陣列模擬的，來自存儲器件的弱信號被放大到適當(dāng)?shù)尿?qū)動(dòng)強(qiáng)度，輸只涉及到很少的電荷。所有這些設(shè)計(jì)特點(diǎn)都使存儲器陣列制造缺陷的影響。而緊密的存儲器陣列封裝造成了這樣一種態(tài)在存在缺陷的情況下可能會發(fā)生誤操作，因此某些缺陷可下才會暴露。[5]

MemoryFIST的應(yīng)用結(jié)構(gòu)

圖 4 用于嵌入式存儲器的 BIST 電路構(gòu)常采用一種或多種算法為測試存儲器一種或多種缺包括測試向量產(chǎn)生電路、BIST 控制電路、響應(yīng)分析向量產(chǎn)生電路BIST控制電路響應(yīng)分析器MUX存儲器系統(tǒng)Ctrl失敗存儲器內(nèi)置自測試MBIST系統(tǒng)

【共引文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 蔡冬玲;基于遺傳—折疊計(jì)數(shù)的低功耗確定BIST研究[D];哈爾濱工程大學(xué);2009年

本文編號：2796763