針對ARM CA5處理器的系統(tǒng)級低功耗設(shè)計
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2018
【分類號】:TP332
【圖文】:
在功耗組成方面,重點分析和研究了 CMOS 動態(tài)和靜態(tài)以及功耗的影響因素,從而得到各個影響因素對功耗的作用。在低據(jù)芯片設(shè)計流程,從最初的系統(tǒng)級到最終的物理級進行了分析對行比較,結(jié)合本研究課題,選擇適合本課題的低功耗技術(shù)。OS 電路功耗的組成S 電路功耗的主要來自于這兩種:靜態(tài)功耗和動態(tài)功耗。同時,根不同,我們又將動態(tài)功耗細分為動態(tài)開關(guān)功耗與動態(tài)短路功耗[111 動態(tài)功耗功耗一部分是由于輸入端信號的變化時,輸出端有電容充放電而動態(tài)開關(guān)功耗;另一部分是在輸入端信號變化的過程中,N MOS通,產(chǎn)生了從電源到地的通路,而引起的功耗損失,稱為動態(tài)短 動態(tài)短路功耗產(chǎn)生原理
西安電子科技大學(xué)碩士學(xué)位論文.1 中所示,當 CMOS 的輸入為非理想的階躍脈沖時,在輸入信降邊沿的瞬間,輸入端會經(jīng)過 P 管和 N 管同時導(dǎo)通的電壓區(qū)路功耗。其表達式為:maxshortsc DDP t V I fsct 是短路時間,DDV 為電源供電電壓,maxI 是短路電流和充放時鐘頻率。 動態(tài)開關(guān)功耗產(chǎn)生原理
圖 2.3 多電源電壓結(jié)構(gòu)示意圖上圖所示,在多電源電壓結(jié)構(gòu)示意圖中,關(guān)鍵路徑的 Cache RAMS 模塊由最1.2V 供電,系統(tǒng) CPU 模塊處于 1.0V 的電壓環(huán)境下運行,而對性能影響較小 SoC 的供電電壓為最小的 0.9V。由此,這三部分的電壓就可以單獨進行控,實現(xiàn)電壓動態(tài)管理。2) 實現(xiàn)技術(shù)前系統(tǒng)級的低功耗技術(shù)實現(xiàn)技術(shù)和方式有下列幾種: 固定電壓機制:為芯片中的不同模塊劃分為不同的電壓域,采用的不同壓來供電,但模塊電壓不支持電壓源切換[13]。 可切換電壓機制:根據(jù)芯片的功能,將芯片中的不同模塊設(shè)定為不同的壓域,每個模塊為單獨的電壓域,模塊的電壓支持電壓源的切換,但只是幾個設(shè)定的電壓值之間[14]。 動態(tài)電壓和頻率調(diào)節(jié)機制 DVFS:系統(tǒng)功耗控制單元 SPCU 根據(jù) CPU工作負載狀態(tài)來動態(tài)調(diào)節(jié)提供給 CPU 的工作電壓和時鐘頻率,電壓和
【參考文獻】
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本文編號:2792123
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