【摘要】： PCI是一種將周邊設(shè)備與處理器高速結(jié)合起來(lái)的總線結(jié)構(gòu),本設(shè)計(jì)是作為PCI接口芯片的一部分,目的是實(shí)現(xiàn)用于PCI接口芯片的高速異步FIFO。異步FIFO是PCI接口芯片的重要組成部分,是在不同時(shí)鐘域之間傳遞數(shù)據(jù)的常用方法。避免亞穩(wěn)態(tài)的出現(xiàn)和滿/空標(biāo)志信號(hào)的產(chǎn)生是異步FIFO設(shè)計(jì)的兩個(gè)難題。針對(duì)這些問(wèn)題,本設(shè)計(jì)使用同步器和格雷碼編碼指針的方式避免了亞穩(wěn)態(tài)出現(xiàn);設(shè)計(jì)了兩種不同的方案,來(lái)生成滿/空標(biāo)志信號(hào)。第一種設(shè)計(jì)方案通過(guò)增加一個(gè)附加的指針位數(shù)來(lái)實(shí)現(xiàn)滿/空判斷。當(dāng)讀寫指針超過(guò)原指針的最大值時(shí),增加的這一位立刻翻轉(zhuǎn),通過(guò)比較增加位,就能夠區(qū)別究竟是讀指針追上了寫指針,還是寫指針追上了讀指針。第二種設(shè)計(jì)方案利用了格雷碼的特性進(jìn)行滿/空判斷。格雷碼的最高兩位分成了連續(xù)的4個(gè)相限,當(dāng)寫指針比讀指針落后一個(gè)相限時(shí),意味著寫指針即將從后面追上讀指針,FIFO處于“將滿”狀態(tài)。當(dāng)讀指針比寫指針落后一個(gè)相限時(shí),意味著讀指針即將追上寫指針,FIFO處于“將空”狀態(tài)。本設(shè)計(jì)使用ASIC流程,利用Verilog語(yǔ)言完成了兩種方案的RTL級(jí)設(shè)計(jì);通過(guò)RTL級(jí)仿真驗(yàn)證了兩種方案的邏輯功能;利用邏輯綜合工具實(shí)現(xiàn)了兩種方案的門級(jí)電路;利用靜態(tài)時(shí)序分析工具驗(yàn)證了兩種方案的時(shí)序正確性。通過(guò)RTL級(jí)仿真、邏輯綜合和靜態(tài)時(shí)序分析的結(jié)果,從電路結(jié)構(gòu)、頻率、面積和功耗上分析了兩種方案的優(yōu)劣。由于第二種設(shè)計(jì)方案在電路結(jié)構(gòu),頻率和面積上的優(yōu)勢(shì),選用了第二種設(shè)計(jì)方案進(jìn)行數(shù)字后端設(shè)計(jì)。利用自動(dòng)布局布線工具完成芯片的頂層規(guī)劃、插入時(shí)鐘樹、布局和布線,最終完成用于PCI接口芯片的異步FIFO設(shè)計(jì)。
【學(xué)位授予單位】：沈陽(yáng)工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP334.7
【圖文】：

圖1.1PC工總線接口芯片內(nèi)部框圖F19.1.1InternalBlockDiagramofPCIInterfaceController本設(shè)計(jì)是作為PCI接口芯片的一部分，目的是實(shí)現(xiàn)用于PCI接口芯片的高速異步

第二章本次設(shè)計(jì)的流程本設(shè)計(jì)使用ASIC流程，如圖2.1所示。2.1設(shè)計(jì)定義在制定PCI接口電路的設(shè)計(jì)定義時(shí)要注意以下問(wèn)題: 1)PCI具有順從性的特點(diǎn)。幾乎所有包含在高性能數(shù)據(jù)和控制路徑中的邏輯都需要1個(gè)PCI系統(tǒng)時(shí)間的拷貝，這與PCI苛刻的負(fù)載要求相矛盾。另外，在完成某些功能如32位突發(fā)傳送時(shí)，往往需要很多時(shí)鐘負(fù)載，而時(shí)鐘上升沿到輸出有效的時(shí)間必須小于11ns，這進(jìn)一步加重時(shí)鐘扇出問(wèn)題。 2)PCI規(guī)范對(duì)傳輸數(shù)據(jù)的7ns建立時(shí)間要求苛刻，有時(shí)在設(shè)計(jì)中要用模擬延遲來(lái)解決上述問(wèn)題。3)任何完善的PCI接口器件都必須提供PCI配置空間，這就需要在芯片內(nèi)部實(shí)現(xiàn)配置寄存器，一般用片內(nèi)RAM或結(jié)合片外高速靜態(tài)RAM來(lái)實(shí)現(xiàn)。實(shí)現(xiàn)PCI規(guī)定功能需要完成邏輯校驗(yàn)、地址譯碼、實(shí)現(xiàn)配置所需的各類寄存器等PCI的基本要求

3.1亞穩(wěn)態(tài)在兩個(gè)異步時(shí)鐘域之間傳遞信號(hào)時(shí)，不可避免地會(huì)出現(xiàn)建立時(shí)間和保持時(shí)間的違例問(wèn)題，寄存器可能會(huì)鎖存錯(cuò)誤的數(shù)據(jù)，引起功能錯(cuò)誤。如圖3.1所示，aclk時(shí)鐘域的數(shù)據(jù)adata要傳給belk時(shí)鐘域，adata和abdata是滿足aclk的建立和保持時(shí)間，但是aclk和bclk是兩個(gè)異步時(shí)鐘，abdata一定會(huì)在某些時(shí)刻不滿足belk的建立和保持時(shí)間，即當(dāng)aclk和belk兩個(gè)時(shí)鐘上升沿靠得很近的時(shí)，觸發(fā)器B的輸出bdata就會(huì)出現(xiàn)一個(gè)亞穩(wěn)態(tài)[5]，這種狀態(tài)的電平既不是高電平也不是低電平。··)AAAAA)BBBbd預(yù)翻亞德么出瑛圖3.1異步時(shí)鐘引起的亞穩(wěn)態(tài)及危害 Fig.3.1MetastabilityforAsynehronyandjeoPardize如果亞穩(wěn)態(tài)產(chǎn)生后不作處理

【引證文獻(xiàn)】

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1 魏林;全自動(dòng)航空伽瑪收錄系統(tǒng)預(yù)研究[D];成都理工大學(xué);2013年

本文編號(hào)：2784893