【摘要】：在大數(shù)據(jù)云服務(wù)時代,急劇增長的海量信息對數(shù)據(jù)存儲提出了新的挑戰(zhàn)。多級閃存(MLC)存儲技術(shù)利用不同電位的電荷使得閃存存儲容量得到極大提升,但在閃存存儲密度提高的同時,帶來了一些新的干擾和噪聲,降低了存儲可靠性及壽命。先進(jìn)的信號處理技術(shù)和糾錯編碼技術(shù)已成為進(jìn)一步改善閃存存儲可靠性的主要途徑而成為目前研究的熱點(diǎn)。高密度閃存信道下采用先進(jìn)的信號處理技術(shù)能有效消除噪聲對閾值電壓的干擾,但現(xiàn)有的信道檢測及噪聲干擾消除算法很難獲取準(zhǔn)確的編程電壓且會大大增加讀時延,從而影響了存儲系統(tǒng)總體性能。另外,LDPC碼以其優(yōu)異的糾錯性能已逐步應(yīng)用到高密度閃存裝置,但現(xiàn)有的基于Verilog的驗(yàn)證平臺在編譯碼器驗(yàn)證時不能高效的完成所有待測點(diǎn)的功能驗(yàn)證。本文以高密度NAND閃存信道信號處理為基礎(chǔ),主要對信道檢測算法進(jìn)行研究,并對LDPC編譯碼器進(jìn)行基于VMM的驗(yàn)證。主要研究內(nèi)容和成果如下:(1)深入研究分析了LDPC碼設(shè)計(jì)構(gòu)造算法以及置信度傳播譯碼算法,在此基礎(chǔ)上,在AWGN信道下對LDPC碼譯碼性能進(jìn)行了仿真驗(yàn)證。(2)對高密度NAND閃存信道模型及相鄰單元干擾(CCI)機(jī)理進(jìn)行了分析,根據(jù)干擾統(tǒng)計(jì)分布特性,提出了一種低時延信道檢測算法,該算法能夠有效消除因CCI干擾引起的閾值電壓偏移,從而能大大改善信道檢測性能。(3)針對信道檢測時后補(bǔ)償干擾消除算法難以獲得相鄰單元準(zhǔn)確編程電壓問題,本文結(jié)合相鄰單元先驗(yàn)信息及譯碼后相鄰單元后驗(yàn)信息,提出兩種改進(jìn)的信道檢測算法。新提出的算法在保證優(yōu)異信道檢測性能的同時,能大大降低干擾消除算法的復(fù)雜度,從而獲得低延時信道檢測性能。(4)基于VMM搭建了LDPC編譯碼模塊的驗(yàn)證平臺,通過對Sata3.1閃存控制器中LDPC編譯碼模塊各功能的驗(yàn)證分析,結(jié)果表明該驗(yàn)證平臺能高效、便捷的實(shí)現(xiàn)編譯碼器待測功能點(diǎn)的綜合驗(yàn)證,從而為LDPC編譯碼模塊參數(shù)優(yōu)化提供支撐。
【學(xué)位授予單位】：廣東工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TP333
【圖文】：

沒有得到足夠的重視，也沒有過多的學(xué)者對 Neal 兩人才分別獨(dú)立的發(fā)現(xiàn)并認(rèn)識到該碼的0 的個數(shù)遠(yuǎn)遠(yuǎn)大于 1 的個數(shù)，因此 LDPC 碼相對來說，LDPC 碼的構(gòu)造應(yīng)滿足的條件如表 2- 1表 2- 1 LDPC 碼校驗(yàn)矩陣滿足條件Table 2-1 LDPC Code check Matrix satisfies the conditio滿足條件每行包含 個非 0 元素（ 表示行重每列包含 個非 0 元素（ 表示列重檢驗(yàn)矩陣中任兩列非 0 元素位置相同的個數(shù)和 遠(yuǎn)遠(yuǎn)小于碼長 n(n 表示碼長 均相同，每列的 均相同，則用（n, , ）表示用（n,k）表示這種非規(guī)則 LDPC 碼。校驗(yàn)矩陣

圖 2- 4 BP 譯碼算法與大數(shù)邏輯譯碼算法性能比較-4 Performance Comparison of BP Decoding Algorithm and MLGD Decoding Algorithm章小結(jié)章主要介紹了 LDPC 碼編碼算法、譯碼算法，由仿真結(jié)果可以看出 BP 算法上稍微優(yōu)于最小和算法，大數(shù)邏輯算法性能上和 BP 和最小和算法有一定的但是 RSBI-MLGD 算法實(shí)現(xiàn)了復(fù)雜度和性能的一個均衡。在二元的基礎(chǔ)上， LDPC 碼的編譯碼算法進(jìn)行了介紹。

圖 3- 1 NAND 閃存設(shè)備的存儲結(jié)構(gòu)Fig.3-1 NAND flash memory device storage structureAND 閃存的存儲結(jié)構(gòu)的橫切面即閃存的內(nèi)部存儲結(jié)構(gòu)，如圖 3- 2 rd-line）和位線（Bit-line）的交點(diǎn)處稱為閃存的存儲單元（cell），頁或多頁。D 閃存的存儲單元是一個帶浮柵的 CMOS 管，主要包括控制門級、級、氧化隔離層。如圖 3- 3 所示，字線從控制門級引出，位線從引出。浮柵級將存儲的電荷控制在氧化層之間，通過電荷量大小的存儲數(shù)據(jù)。

【參考文獻(xiàn)】

相關(guān)期刊論文 前3條

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本文編號：2781999