【摘要】：在空間環(huán)境當(dāng)中,大量的輻射粒子照射到存儲(chǔ)器芯片,輻射粒子導(dǎo)致存儲(chǔ)單元發(fā)生多位翻轉(zhuǎn)(Multiple Bit Upset,MBU)的軟錯(cuò)誤,以及單粒子硬錯(cuò)誤(Single Hard Error,SHE)。其中,硬錯(cuò)誤不會(huì)被覆蓋消除,這種硬錯(cuò)誤的積累,對(duì)于糾錯(cuò)能力有限的存儲(chǔ)器,勢(shì)必會(huì)影響其數(shù)據(jù)的準(zhǔn)確性。因此針對(duì)兩種錯(cuò)誤,提高存儲(chǔ)器的自檢測(cè)修復(fù)能力具有重要的現(xiàn)實(shí)意義。本文深入研究了單粒子多位翻轉(zhuǎn)和硬錯(cuò)誤對(duì)存儲(chǔ)器的影響,從系統(tǒng)級(jí)加固設(shè)計(jì)出發(fā),基于低冗余矩陣碼編碼譯碼原理,實(shí)現(xiàn)了可糾正連續(xù)4位錯(cuò)誤,加固32位數(shù)據(jù)的低冗余矩陣碼電路,并對(duì)該編譯碼器進(jìn)行了功能仿真驗(yàn)證和糾錯(cuò)模式分析。研究了自檢測(cè)區(qū)分存儲(chǔ)單元內(nèi)軟錯(cuò)誤和硬錯(cuò)誤的方法�；诘腿哂嗑仃嚧a電路,對(duì)存儲(chǔ)器進(jìn)行加固設(shè)計(jì);通過(guò)二次檢測(cè)的方法,采用有限狀態(tài)機(jī)實(shí)現(xiàn)了狀態(tài)控制器設(shè)計(jì);從而實(shí)現(xiàn)了修復(fù)軟錯(cuò)誤的同時(shí)判斷錯(cuò)誤類型的功能。構(gòu)建故障注入平臺(tái),驗(yàn)證了修復(fù)軟錯(cuò)誤探測(cè)硬錯(cuò)誤功能的正確性。研究了修復(fù)存儲(chǔ)單元硬錯(cuò)誤的方法。通過(guò)地址映射隔離硬錯(cuò)誤的方法,設(shè)計(jì)實(shí)現(xiàn)了故障地址分析器,改進(jìn)了狀態(tài)控制器,并協(xié)調(diào)各個(gè)電路功能,實(shí)現(xiàn)了自檢測(cè)修復(fù)軟硬錯(cuò)誤的SRAM整體結(jié)構(gòu)。在SMIC65nm工藝條件下,對(duì)各個(gè)電路進(jìn)行綜合,并對(duì)整體SRAM結(jié)構(gòu)進(jìn)行了門級(jí)仿真驗(yàn)證。本文最后基于AHB總線協(xié)議,利用總線功能模型對(duì)本文設(shè)計(jì)進(jìn)行了系統(tǒng)級(jí)驗(yàn)證。為自檢測(cè)修復(fù)軟硬錯(cuò)誤的SRAM結(jié)構(gòu)設(shè)計(jì)了AHB總線接口,經(jīng)驗(yàn)證結(jié)果表明,本文設(shè)計(jì)的自檢測(cè)修復(fù)軟硬錯(cuò)誤的SRAM結(jié)構(gòu)能夠集成到系統(tǒng)中去應(yīng)用。
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TP333
【圖文】：

哈爾濱工業(yè)大學(xué)工程碩士學(xué)位論文垂直校驗(yàn)位，表明實(shí)現(xiàn)的低冗余矩陣碼編碼器的功能正確。驗(yàn)證編碼器功能正確之后，驗(yàn)證譯碼器功能是否正確。根據(jù)編碼器得到的結(jié)果，在譯碼器輸入端 data_sram_out 輸入相同的數(shù)據(jù)，根據(jù)輸出結(jié)果是否與輸入到編碼器的數(shù)據(jù)相同來(lái)判斷譯碼器是否正確譯碼，圖 2-12 低冗余矩陣碼譯碼器的波形。

d) 連續(xù) 4 位錯(cuò)誤圖 2-13 譯碼器糾錯(cuò)仿真波形圖 2-13 中，箭頭表示注入故障的位置，可以看出，連續(xù) 4 位數(shù)據(jù)內(nèi)的任何一種故障形式，都可以被譯碼器糾正，且輸出糾正標(biāo)志信號(hào) correct_flag = 1，同時(shí)data_dec 輸出正確數(shù)據(jù)。這就表明該（52，32）低冗余矩陣碼譯碼器電路可以對(duì)單位錯(cuò)誤、連續(xù)兩位錯(cuò)誤、連續(xù)三位錯(cuò)誤、不連續(xù)的三位錯(cuò)誤和連續(xù)四位錯(cuò)誤進(jìn)行糾正。2.5 本章小結(jié)本章首先介紹了線性分組碼的基本理論，碼字的構(gòu)成和校正子的糾錯(cuò)原理，并重點(diǎn)介紹與漢明碼相關(guān)的糾錯(cuò)原理，同時(shí)采用 Verilog 硬件語(yǔ)言實(shí)現(xiàn)了（7，4）漢明碼的編碼器和譯碼器電路�；跐h明碼的理論分析，介紹了低冗余矩陣碼的編碼理論和譯碼理論。結(jié)合（7，4）漢明碼編碼譯碼電路，利用硬件語(yǔ)言實(shí)現(xiàn)了可以應(yīng)對(duì)連續(xù) 4 位錯(cuò)誤的（52，32）低冗余矩陣碼，并在 ModelSim 仿真平臺(tái)進(jìn)行了驗(yàn)證。該電路可以正確糾錯(cuò)連續(xù)四位中不同類型的錯(cuò)誤模式，從而驗(yàn)證了該低

圖 3-2 單端口 SRAM 存儲(chǔ)器讀時(shí)序圖 3-3 單端口 SRAM 存儲(chǔ)器寫時(shí)序2 和圖 3-3 可知，存儲(chǔ)器模型相關(guān)的詳細(xì)信號(hào)操作如下，第上升沿接收數(shù)據(jù)；第二：存儲(chǔ)器在片選信號(hào) CEN 為 0 時(shí)，輸出會(huì)保持上一個(gè)輸出狀態(tài)；第三：CEN 等于 0，WEN，即把當(dāng)前輸入數(shù)據(jù) D 存入到當(dāng)前地址 A 之后，由于設(shè) w已存入的數(shù)據(jù)；第四：CEN 為 0，WEN 為 1 時(shí)，輸出端 A 的數(shù)據(jù)。

【相似文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前2條

1 樸英琿;基于ECC電路的SRAM自檢測(cè)修復(fù)設(shè)計(jì)與驗(yàn)證[D];哈爾濱工業(yè)大學(xué);2019年

2 趙彩;基于混合糾錯(cuò)碼的可容錯(cuò)性高速緩存研究[D];浙江大學(xué);2015年

本文編號(hào)：2770759