【摘要】： 信息技術(shù)的快速發(fā)展,使人們對數(shù)據(jù)傳輸?shù)囊笤絹碓礁?無論是對速度,還是對系統(tǒng)的存儲容量、體積、造價、穩(wěn)定性都提出了更高要求。本文研究設(shè)計的是基于FPGA的網(wǎng)絡存儲系統(tǒng)。系統(tǒng)以IDE接口類型的大容量硬盤作為存儲介質(zhì),利用基于FPGA的Nios嵌入式系統(tǒng)對硬盤進行控制,對數(shù)據(jù)進行無壓縮存儲,實現(xiàn)脫機操作。 本文中,IDE控制器的FPGA設(shè)計分成兩大模塊:ATA主機模塊和wishbone從機模塊,所有模塊均選用wishbone作為IP核基本互聯(lián)的接口標準。ATA主機部分設(shè)計PIO控制器、DMA控制器,實現(xiàn)數(shù)據(jù)的讀寫操作;wishbone從機部分實現(xiàn)向ATA主機傳遞參數(shù),進行寄存器控制。然后將符合功能的模塊和其他外圍設(shè)備一起嵌入到Nios系統(tǒng)中,這由SOPCBuilder工具完成。硬件設(shè)計實現(xiàn)后,在SDK基礎(chǔ)上進行軟件設(shè)計。最后,將軟件和硬件構(gòu)成的系統(tǒng)下載到FPGA中進行調(diào)試。 文中的存儲系統(tǒng)主要由Nios軟核CPU、IDE控制器、驅(qū)動軟件、外部存儲設(shè)備等構(gòu)成。經(jīng)調(diào)試運行證明:該系統(tǒng)充分發(fā)揮硬盤優(yōu)勢,具有存儲容量大、性能可靠、體積小及成本低等特點;系統(tǒng)符合ATA/ATAPI-6的傳輸協(xié)議,支持PIO-0～PIO-4傳輸,支持Ultra DMA 100,最大可以實現(xiàn)66.7MB/sec的數(shù)據(jù)傳輸率;系統(tǒng)采用專用的IDE控制器,脫離個人主機,完全實現(xiàn)脫機操作,適用于現(xiàn)場調(diào)試;采用基于RISC技術(shù)、流水線技術(shù)的通用嵌入式處理器軟內(nèi)核Nios進行系統(tǒng)的控制,使整個存儲系統(tǒng)顯得更加易用和靈活。此存儲系統(tǒng)與其他存儲系統(tǒng)相比較,具有小型化、便捷化、操作方便、可在線控制等特點,有很好的實用價值和應用前景。
【學位授予單位】：南京理工大學
【學位級別】：碩士
【學位授予年份】：2008
【分類號】：TP333
【圖文】：

nsport支持所有單端的I/o標準圖4.1.1.25加tix器件的拍結(jié)構(gòu)圖如圖4.1.1.2所示，Stratix的FO管腳除了支持豐富的接口標準外，還有很多特性，如:可編程驅(qū)動電流強度;漏極開路輸出;總線保持;可編程上拉電阻;可編程輸入輸

支持所有單端的I/o標準圖4.1.1.25加tix器件的拍結(jié)構(gòu)圖如圖4.1.1.2所示，Stratix的FO管腳除了支持豐富的接口標準外，還有很多特性，如:可編程驅(qū)動電流強度;漏極開路輸出;總線保持;可編程上拉電阻;可編程輸入輸

4Nios系統(tǒng)硬件部分實現(xiàn)碩士論文DMA時序控制模塊調(diào)用PIO控制器中的通用計數(shù)器模塊，將傳輸周期分為三階段(圖4.3.1.4)，模塊內(nèi)部結(jié)構(gòu)如圖4.3.2.1.1，圖中各階段代表意義如下:Tm:記錄地址(CS、DA)有效響應到DIOR一心IOW-響應之間的時間;Td:記錄DIOR一心IOW-有效脈沖寬度;Teoc:結(jié)束數(shù)據(jù)傳輸?shù)臅r間，釋放DIOR一/D10V辦到DMACK一無效的時間。當g。信號有效，便激發(fā)Tm計數(shù)器，計數(shù)結(jié)束，產(chǎn)生輸出有效信號Tmdone:Tmdone作為Td計數(shù)器的觸發(fā)信號，計數(shù)結(jié)束產(chǎn)生有效信號Tddone，該信號同時被用作數(shù)據(jù)選擇信號(ddstrb);Tddone作為介。c計數(shù)器的觸發(fā)信號，計數(shù)結(jié)束信號done標志結(jié)束當前傳輸周期。DIO側(cè)DIOW的有效寬度始于Tmdone

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本文編號：2765102