【摘要】： 數(shù)字信號(hào)處理器(DSP)是一種特別適合于數(shù)字信號(hào)處理運(yùn)算的嵌入式微處理器。隨著其在通信、多媒體處理等高端領(lǐng)域的廣泛應(yīng)用,對(duì)DSP性能的要求也越來越高。運(yùn)算模塊作為數(shù)據(jù)通路的重要組成部分,是數(shù)字信號(hào)處理器的核心,對(duì)芯片的性能、面積和功耗都有很重要的影響。 本文設(shè)計(jì)實(shí)現(xiàn)的高性能運(yùn)算模塊是“YHFT-DX”DSP執(zhí)行單元中的重要模塊之一,經(jīng)過系統(tǒng)細(xì)致的時(shí)序分析,各定制運(yùn)算模塊均達(dá)到了執(zhí)行單元分配的時(shí)序要求,保證了各執(zhí)行單元全定制設(shè)計(jì)達(dá)到600MHz的要求。論文的主要工作包括: 1、優(yōu)化改進(jìn)了常用算術(shù)運(yùn)算操作算法,并根據(jù)優(yōu)化算法設(shè)計(jì)了三個(gè)算術(shù)運(yùn)算模塊的邏輯結(jié)構(gòu)。改進(jìn)后的模塊控制流與數(shù)據(jù)流分離,結(jié)構(gòu)清晰,有利于開展電路設(shè)計(jì)。同時(shí),改進(jìn)后三個(gè)算術(shù)模塊整體結(jié)構(gòu)相似,各模塊很多組成部分是一樣的,在版圖設(shè)計(jì)時(shí)可以有效地復(fù)用,大大降低了版圖設(shè)計(jì)的難度。 2、研究了運(yùn)算模塊的核心器件—加法器和移位器的實(shí)現(xiàn)算法和結(jié)構(gòu)。設(shè)計(jì)實(shí)現(xiàn)了16位的SIMD加法器、混合40位加法器和漏斗移位器。 3、研究了高速邏輯設(shè)計(jì)優(yōu)化方法,在實(shí)際的模塊設(shè)計(jì)中,完成了邏輯級(jí)數(shù)確定、電路結(jié)構(gòu)選擇、電路尺寸優(yōu)化、定制版圖設(shè)計(jì)等流程,對(duì)設(shè)計(jì)中需要注意的問題進(jìn)行了總結(jié),給出了解決辦法。最后完成了三個(gè)算術(shù)模塊的整體版圖設(shè)計(jì)。 4、對(duì)基于模塊的層次化驗(yàn)證進(jìn)行了深入研究,分析了原型設(shè)計(jì)、算法結(jié)構(gòu)優(yōu)化、電路設(shè)計(jì)、電路尺寸優(yōu)化、版圖設(shè)計(jì)、版圖后模擬各個(gè)階段驗(yàn)證面臨的問題,提出了相應(yīng)的解決方法,并在工程中實(shí)踐了這些方法,提高了驗(yàn)證效率,加快了全定制設(shè)計(jì)周期。同時(shí)分析了全定制設(shè)計(jì)過程中可能存在的設(shè)計(jì)迭代問題,提出了一些在實(shí)踐中得出的預(yù)防設(shè)計(jì)迭代方法和設(shè)計(jì)修改方法。 基于本文的設(shè)計(jì),對(duì)BC單元SIMD模塊在0.13微米工藝下進(jìn)行了投片驗(yàn)證。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP332
【圖文】：

在高性能 DSP 的設(shè)計(jì)中，對(duì)性能、功耗、面積、成本、設(shè)計(jì)時(shí)間都有嚴(yán)格的要求，單一的設(shè)計(jì)方法是不能夠同時(shí)滿足所有設(shè)計(jì)要求的。全定制的設(shè)計(jì)方法雖然性能高、面積小、功耗低，但是它的設(shè)計(jì)時(shí)間長，成本高；標(biāo)準(zhǔn)單元的設(shè)計(jì)方法對(duì)隨機(jī)和控制邏輯比較高效，但是用它來設(shè)計(jì) CPU 的執(zhí)行單元，則性能和面積都會(huì)非常差；而模塊生成的方法只適合于象存儲(chǔ)器這樣的比較規(guī)整的模塊。

圖 4.4 傳輸門實(shí)現(xiàn) XOR/NXOR傳輸門電路沒有電平損失，但由于電路在 Vt 時(shí)就打開，所別是級(jí)聯(lián)時(shí)噪聲易于傳遞。傳輸門電路本級(jí)不提供驅(qū)動(dòng)，由上一級(jí)對(duì)下一級(jí)驅(qū)動(dòng)，所以力直接影響了電路在大負(fù)載下的速度，所以該電路只在小在實(shí)現(xiàn)某些邏輯時(shí)，如選擇器、異或門時(shí)，與靜態(tài) CMOS 電，所以面積小，速度快。在級(jí)聯(lián)時(shí)，其等效為一系列的電阻和電容，中間沒有驅(qū)動(dòng)，時(shí)電阻上消耗的能量較大。見傳輸門電路速度、面積較好，但不適用于大負(fù)載情況，如選擇器、異或門等。避免出現(xiàn)傳輸管電路的閾值電壓損失問題還可以采用其補(bǔ)傳輸管邏輯，雙傳輸管邏輯等等。態(tài)電路態(tài)電路由預(yù)充電管、求值管、N 管(或 P 管)網(wǎng)絡(luò)組成。當(dāng) c

圖 4.5 兩級(jí)移位網(wǎng)絡(luò)部分電路漏斗移位需要擴(kuò)展操作數(shù)到 63 位，因?yàn)橐莆黄鞑捎脙杉?jí)結(jié)構(gòu)，擴(kuò)展數(shù)據(jù)也分兩級(jí)。第一級(jí)擴(kuò)展 24 位數(shù)據(jù)，第二級(jí)擴(kuò)展 7 位數(shù)據(jù)，具體的設(shè)計(jì)在 4.4 節(jié)詳述為了解決單 NMOS 的傳高電平電壓損失問題，我們?cè)谧詈蟮妮敵黾尤腚娖交蛛娐�。在反相器的輸入�?VDD 之間加了一個(gè) PMOS 管，稱為電平恢復(fù)管，如圖.6 所示，將一個(gè) PMOS 的柵極連到反相器的輸出，從而構(gòu)成了一個(gè)反饋電路。電恢復(fù)管只在輸入為高的時(shí)候開啟，將反相器的輸入拉高到 VDD。但是電平恢復(fù)不可以太大，大了就會(huì)引起反饋電路的死鎖。除了加反饋管，因?yàn)橐莆痪W(wǎng)絡(luò)傳電平較慢，所以電平恢復(fù)電路中的反向器還需要將 N 管調(diào)大，P 管調(diào)小，這樣向器輸出點(diǎn)的下拉速度能夠明顯提高，基本可以和上拉保持平衡。BMrVddM2

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 馬蕊;數(shù)據(jù)TLB的全定制設(shè)計(jì)與實(shí)現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2010年

本文編號(hào)：2762703