【摘要】：高性能微處理器中Cache的設(shè)計(jì)至關(guān)重要，其訪存速度直接制約著整個(gè)處理器的性能。在Cache中tag array主要通過(guò)SRAM（靜態(tài)隨機(jī)存儲(chǔ)器）來(lái)實(shí)現(xiàn)，要求在單周期內(nèi)完成對(duì)SRAM的存取操作。所以高速、低功耗、高可靠性的SRAM是我們的設(shè)計(jì)目標(biāo)。本文在65nm CMOS工藝下采用全定制的設(shè)計(jì)方法實(shí)現(xiàn)了一款同步雙端口，512k×28bit，高速低功耗的SRAM，完成了設(shè)計(jì)需求分析——設(shè)計(jì)方案提出——電路設(shè)計(jì)——版圖設(shè)計(jì)——模擬驗(yàn)證的整個(gè)流程。最差情況下模擬結(jié)果表明：讀出延時(shí)約344.3ps，寫(xiě)入延時(shí)約310.0ps，時(shí)鐘頻率可以達(dá)到2GHz。相比基于標(biāo)準(zhǔn)單元的半定制綜合結(jié)果，時(shí)鐘頻率由1GHz提高到2GHz，提高了近 1倍；面積由83285.79μm~2縮小到63879.43μm~2，優(yōu)化了約23%；同時(shí)功耗也由于低功耗的設(shè)計(jì)方法、改進(jìn)低功耗靈敏放大器的應(yīng)用而有較大的改善，因此均達(dá)到了設(shè)計(jì)目標(biāo)。本文設(shè)計(jì)從高速度與低功耗的角度出發(fā)，針對(duì)影響SRAM速度的主要因素進(jìn)行了優(yōu)化，同時(shí)對(duì)低功耗設(shè)計(jì)技術(shù)的方面也進(jìn)行了應(yīng)用，本文的主要成果如下： 1)由于該SRAM為有512k×28bit，采用兩級(jí)譯碼結(jié)構(gòu)來(lái)并行實(shí)現(xiàn)，加快讀寫(xiě)譯碼的速度，進(jìn)而提高整個(gè)電路的性能。 2) SRAM設(shè)計(jì)通常通過(guò)外圍電路結(jié)構(gòu)優(yōu)化來(lái)提高讀寫(xiě)速度，目前這些技術(shù)已經(jīng)較為成熟，本文以低功耗、快速的靈敏放大器的讀出設(shè)計(jì)和陣列劃分的方法為提高讀出速度的主要手段，采用可靠性穩(wěn)定性較高的電路結(jié)構(gòu)，構(gòu)建了一系列高性能、低功耗高、可靠性外圍電路。 3)文中通過(guò)全定制設(shè)計(jì)技術(shù)，采用層次化的全定制設(shè)計(jì)方法，對(duì)版圖進(jìn)行劃分和布局規(guī)劃，降低版圖的面積約23%。
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類(lèi)號(hào)】：TP333.8

【參考文獻(xiàn)】

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本文編號(hào)：2756319