【摘要】：本文重點研究了Power PC體系下片上高速緩存的設(shè)計方法,本文首先介紹了本款Cache模塊的設(shè)計思路,在滿足CPU速度要求的基礎(chǔ)上,提出了該款Cache的設(shè)計方案,該款Cache選擇組相聯(lián)的映射方式,使用物理尋址,采用偽LRU的替換方法來提高命中率。其次,為了減少CPU的等待時間,本文提出了硬件預(yù)取技術(shù)、關(guān)鍵雙字技術(shù)以及非阻塞技術(shù)這3種方法。在此基礎(chǔ)上,在設(shè)計Cache的關(guān)鍵電路時,本文采用一些新技術(shù)來提高電路的性能。如本文提出一種自定時電路來控制字線的關(guān)斷,與過去通過反相器鏈的方法相比,該技術(shù)可以自動跟蹤位線延遲來對字線進行控制,因此可以消除連線延時、工藝以及環(huán)境條件的變化,大大節(jié)省了復(fù)雜度,并且速度也相對較快,整個字線關(guān)斷過程只用了0.26ns。為了減少門輸入的串聯(lián)電阻和延遲以及復(fù)雜度,本文采用分級的方法來設(shè)計譯碼電路。并利用差分鎖存型結(jié)構(gòu)提高了靈敏放大器的讀出速度,使整個放大的過程提高到0.23ns。最后運用NC-Verilog對整個Cache做了功能仿真工作,仿真結(jié)果表明本款Cache完全符合項目規(guī)劃的要求。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2011
【分類號】：TP333
【圖文】：

圖 2.4 全相聯(lián)大的增加了靈活性，但是需要復(fù)雜的電路來并行檢查一種既體現(xiàn)直接映射法和全相聯(lián)映射法的優(yōu)點而又避許主存中的每一塊可以被放置到 Cache 中唯一的一個he 被等分為如干組，每組由若干個塊構(gòu)成）[4]如圖 2.5

圖 2.5 組相聯(lián)越高，Cache 空間的利用率就越高，塊沖突概率就越低，低。查得有關(guān)資料[4]得出在 32kb 的情況下 8 路組相聯(lián)的總了同一容量 Cache 大小下不同關(guān)聯(lián)度下的失效率的比較相聯(lián)。另外，由于總的虛擬空間為 4GB，而且在考慮塊的大小也是會影響 Cache 的命中率的，從而間接的影響以了解到對于給定的 Cache 容量，當(dāng)塊大小增加時，失反而上升了。因此基于以上的原因，本文采用的一個塊的。這樣 Cache 就被劃分成了 128 組（組數(shù)=Cache 的容量e）*相聯(lián)度（8））。由此可以看出此 Cache 的結(jié)構(gòu)為 128 組某一路的容量為 32 字節(jié)。表 2-1 32KB 下相聯(lián)度不同的失效率數(shù)據(jù)e 容量 相聯(lián)度 總是2KB 1 路 02KB 2 路 0

圖 3.6 Tag 比較功能仿真圖3.4 自定時電路的設(shè)計對于 SRAM 單元，無論是讀操作還是寫操作，都會在字線和位線上損失能量，而且當(dāng) SRAM 面積很大時，這部分損失的能量就不可忽視。因此很多學(xué)者提出了降低字線和位線上能量的方法，其中包括有字線分割技術(shù)[21]與位線分割技術(shù)[25]，兩個都是通過分割字線或位線的方法，來使與它們相連得單元數(shù)成倍得減少，從而達到降低字線或位線上能量的目的。這里還要提到一種降低位線的技術(shù)，稱為字線脈沖技術(shù)[26]。該技術(shù)的原理是位線的讀能量消耗與位線電壓擺幅有關(guān)，而后者又與位線放電時間的長短有關(guān)，放電時間越短，位線電壓擺幅越小，從而讀能量的消耗也就越小，因此字線脈沖技術(shù)為了能縮短位線的放電時間，在字線開啟的時間能夠有效保障靈敏放大所需的差分條件的前提下，盡可能的使字線可以回到低電平，關(guān)閉存儲單元，從而減少能量的消耗。而該技術(shù)的關(guān)鍵就是如何確定其脈沖寬度，在保證讀操作正確的前提下，盡量使脈沖寬度減小，有人提出過用

【引證文獻】

相關(guān)碩士學(xué)位論文 前1條

1 張巍;基于ARM9的高速緩存和內(nèi)存管理單元的電路設(shè)計與實現(xiàn)[D];電子科技大學(xué);2013年

本文編號：2755565