【摘要】：多核(CMP)處理器的流行以及集成電路制造工藝的發(fā)展使得存儲(chǔ)系統(tǒng)的設(shè)計(jì)面臨空前的壓力。如何更好的支持多個(gè)處理器核對(duì)存儲(chǔ)器的并發(fā)訪問,同時(shí)有效降低納米級(jí)工藝下芯片內(nèi)部的線延遲及功耗,是今后相當(dāng)長的一段時(shí)期內(nèi)片上緩存系統(tǒng)有待解決的主要難題。 片上緩存系統(tǒng)面臨的困境給作為處理器設(shè)計(jì)中重要組成部分的體系結(jié)構(gòu)模擬技術(shù)提出了新的挑戰(zhàn)�，F(xiàn)有的各種體系結(jié)構(gòu)模擬器缺乏對(duì)CMP結(jié)構(gòu)片上緩存的有效分析和性能模擬。對(duì)于片上緩存在延遲、功耗方面的動(dòng)態(tài)模擬,現(xiàn)有的模型還不夠深入細(xì)致。針對(duì)這些問題,本文對(duì)CMP結(jié)構(gòu)下片上緩存系統(tǒng)的模型模擬進(jìn)行了研究,并設(shè)計(jì)了CMP結(jié)構(gòu)片上緩存性能模型和多尺度模型。 本文所描述的片上緩存性能模型針對(duì)FT系列多核處理器的模擬需求,能夠完成針對(duì)片上緩存系統(tǒng)的體系結(jié)構(gòu)級(jí)性能模擬。CMP結(jié)構(gòu)相比于傳統(tǒng)單核超標(biāo)量處理器在片上緩存系統(tǒng)的規(guī)模和復(fù)雜性上都大大增加,因此緩存性能模型的設(shè)計(jì)中也涵蓋了緩存模塊、緩存控制模塊、一致性協(xié)議等諸多部分。盡量細(xì)致而真實(shí)的反應(yīng)緩存的行為特征、使用高效的數(shù)據(jù)結(jié)構(gòu)和算法、采用模塊化的設(shè)計(jì)并且提供可擴(kuò)展能力,這些設(shè)計(jì)思想在模型中被充分的尊重并加以利用。為了驗(yàn)證模型的正確性和可用性,本文利用SPEC2000標(biāo)準(zhǔn)測試程序進(jìn)行了模擬執(zhí)行,模擬實(shí)驗(yàn)的結(jié)果同時(shí)也顯示了體系結(jié)構(gòu)模擬技術(shù)本身的優(yōu)勢(shì),即方便、快捷地顯示各種結(jié)構(gòu)參數(shù)對(duì)于目標(biāo)系統(tǒng)性能的影響。 近年來的許多研究表明,在微體系結(jié)構(gòu)級(jí)進(jìn)行芯片面積、延遲、功耗等指標(biāo)的優(yōu)化與電路級(jí)相比具有更大的挖掘空間�；诖�,本文在研究片上緩存系統(tǒng)的性能模型的同時(shí),參考CACTI和Wattch模型的設(shè)計(jì)方法,創(chuàng)建了緩存的多尺度模型。作為鏈接結(jié)構(gòu)模型和底層電路實(shí)現(xiàn)與工藝的開放平臺(tái),多尺度模型能夠依據(jù)不同的工藝標(biāo)準(zhǔn)以及結(jié)構(gòu)參數(shù)對(duì)緩存的面積、延遲、功耗進(jìn)行快捷而有效地估算。通過進(jìn)一步與性能模型相結(jié)合,多尺度模型可以真實(shí)地模擬程序執(zhí)行過程中片上緩存延遲、功耗指標(biāo)的動(dòng)態(tài)數(shù)值。 初步的研究表明,本文所闡述的片上緩存性能模型和多尺度模型能夠較好的完成CMP體系結(jié)構(gòu)下對(duì)于片上緩存的各種模擬,在相關(guān)的科研以及工程領(lǐng)域發(fā)揮一定作用。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2010
【分類號(hào)】：TP332
【圖文】：

圖2.4 GEMS 模擬器的組成結(jié)構(gòu)北京航空航天大學(xué)計(jì)算機(jī)學(xué)院的研究工作針對(duì) Cache 模擬技術(shù)。他們?cè)诜治隽爽F(xiàn)有的 cache 模擬加速技術(shù)的基礎(chǔ)上提出了一種適合共享存儲(chǔ)計(jì)算機(jī)上運(yùn)行的cache 模擬加速方法[44]，通過復(fù)用緩存的訪存請(qǐng)求讀取過程和并行地對(duì)不同配置的多組 cache 系統(tǒng)進(jìn)行模擬，取得了較高的模擬加速效果。2.3 多尺度模型模擬隨著集成電路工藝水平和微處理器體系結(jié)構(gòu)技術(shù)的不斷進(jìn)步，人們?cè)谠O(shè)計(jì)微處理器的過程中，更加注重對(duì)傳統(tǒng)體系結(jié)構(gòu)指標(biāo)以外的諸如訪問延遲、芯片面積、功耗等指標(biāo)的要求。尤其是當(dāng)集成電路制造工藝進(jìn)入納米級(jí)以后，芯片的微型化、線延遲的影響凸顯、晶體管密度過高導(dǎo)致的高功耗、由漏流引發(fā)的靜態(tài)功耗顯著上升等等一系列問題成為困擾處理器體系結(jié)構(gòu)設(shè)計(jì)人員的新難題。如 1.3 小節(jié)中曾經(jīng)談到的，傳統(tǒng)的處理器微體系結(jié)構(gòu)設(shè)計(jì)一般只以提高性能為目標(biāo)，而低功耗往往是邏輯設(shè)計(jì)和電路設(shè)計(jì)所考慮的因素。不過，近年來的許多研究表明，微體系結(jié)構(gòu)的設(shè)計(jì)對(duì)處理器的功耗有重要的影響，在微體系結(jié)構(gòu)級(jí)進(jìn)

闡述 cache 的組成，為避免唐突，這里不妨先從比較熟悉也易于理解的體系結(jié)構(gòu)級(jí)的角度入手來回顧 cache 的內(nèi)部結(jié)構(gòu)。圖4.1 微處理器中的 cache 結(jié)構(gòu)圖 4.1[51]是典型的微處理器中的 cache 結(jié)構(gòu)。這塊數(shù)據(jù) cache 的容量為 64KB，塊大小為 64 字節(jié)，采用 2 路組相聯(lián)映射方式。因此從圖中可以看到物理地址的最

顯示了理論模型中 cache 的內(nèi)部結(jié)構(gòu)。圖4.2 理論模型中的 cache 內(nèi)部結(jié)構(gòu)Cache 中占絕大部分面積的是數(shù)據(jù)存儲(chǔ)隊(duì)列（Data Array，以下簡稱數(shù)據(jù)隊(duì)列）和標(biāo)志字段存儲(chǔ)隊(duì)列（Tag Array，以下簡稱標(biāo)志隊(duì)列），這兩個(gè)區(qū)域由眾多的存儲(chǔ)單元（memory cell）構(gòu)成，分別保存著來自主存的數(shù)據(jù)和這些數(shù)據(jù)相應(yīng)地址中的標(biāo)志字段。這些存儲(chǔ)單元以矩陣的方式排列，在橫向上形成諸多排，每一排稱為一條字線（wordline）；在縱向上構(gòu)成諸多列，每一列稱為一條位線（bitline）。一個(gè)存儲(chǔ)單元就是一條字線和一對(duì)位線的交點(diǎn)（這里需要說明的是，與一個(gè)存儲(chǔ)單元在縱向上相連的不是一條位線，而是一對(duì)，下文將闡述其原因）。當(dāng)訪存地址進(jìn)入 cache 后

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 王丹;CMP上結(jié)合bank一致性技術(shù)的NUCA任意步長數(shù)據(jù)提升技術(shù)[D];吉林大學(xué);2012年

本文編號(hào)：2754874