【摘要】：多核(CMP)處理器的流行以及集成電路制造工藝的發(fā)展使得存儲系統(tǒng)的設(shè)計面臨空前的壓力。如何更好的支持多個處理器核對存儲器的并發(fā)訪問,同時有效降低納米級工藝下芯片內(nèi)部的線延遲及功耗,是今后相當長的一段時期內(nèi)片上緩存系統(tǒng)有待解決的主要難題。 片上緩存系統(tǒng)面臨的困境給作為處理器設(shè)計中重要組成部分的體系結(jié)構(gòu)模擬技術(shù)提出了新的挑戰(zhàn)�，F(xiàn)有的各種體系結(jié)構(gòu)模擬器缺乏對CMP結(jié)構(gòu)片上緩存的有效分析和性能模擬。對于片上緩存在延遲、功耗方面的動態(tài)模擬,現(xiàn)有的模型還不夠深入細致。針對這些問題,本文對CMP結(jié)構(gòu)下片上緩存系統(tǒng)的模型模擬進行了研究,并設(shè)計了CMP結(jié)構(gòu)片上緩存性能模型和多尺度模型。 本文所描述的片上緩存性能模型針對FT系列多核處理器的模擬需求,能夠完成針對片上緩存系統(tǒng)的體系結(jié)構(gòu)級性能模擬。CMP結(jié)構(gòu)相比于傳統(tǒng)單核超標量處理器在片上緩存系統(tǒng)的規(guī)模和復雜性上都大大增加,因此緩存性能模型的設(shè)計中也涵蓋了緩存模塊、緩存控制模塊、一致性協(xié)議等諸多部分。盡量細致而真實的反應緩存的行為特征、使用高效的數(shù)據(jù)結(jié)構(gòu)和算法、采用模塊化的設(shè)計并且提供可擴展能力,這些設(shè)計思想在模型中被充分的尊重并加以利用。為了驗證模型的正確性和可用性,本文利用SPEC2000標準測試程序進行了模擬執(zhí)行,模擬實驗的結(jié)果同時也顯示了體系結(jié)構(gòu)模擬技術(shù)本身的優(yōu)勢,即方便、快捷地顯示各種結(jié)構(gòu)參數(shù)對于目標系統(tǒng)性能的影響。 近年來的許多研究表明,在微體系結(jié)構(gòu)級進行芯片面積、延遲、功耗等指標的優(yōu)化與電路級相比具有更大的挖掘空間�；诖�,本文在研究片上緩存系統(tǒng)的性能模型的同時,參考CACTI和Wattch模型的設(shè)計方法,創(chuàng)建了緩存的多尺度模型。作為鏈接結(jié)構(gòu)模型和底層電路實現(xiàn)與工藝的開放平臺,多尺度模型能夠依據(jù)不同的工藝標準以及結(jié)構(gòu)參數(shù)對緩存的面積、延遲、功耗進行快捷而有效地估算。通過進一步與性能模型相結(jié)合,多尺度模型可以真實地模擬程序執(zhí)行過程中片上緩存延遲、功耗指標的動態(tài)數(shù)值。 初步的研究表明,本文所闡述的片上緩存性能模型和多尺度模型能夠較好的完成CMP體系結(jié)構(gòu)下對于片上緩存的各種模擬,在相關(guān)的科研以及工程領(lǐng)域發(fā)揮一定作用。
【學位授予單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位授予年份】：2010
【分類號】：TP332
【圖文】：

圖2.4 GEMS 模擬器的組成結(jié)構(gòu)北京航空航天大學計算機學院的研究工作針對 Cache 模擬技術(shù)。他們在分析了現(xiàn)有的 cache 模擬加速技術(shù)的基礎(chǔ)上提出了一種適合共享存儲計算機上運行的cache 模擬加速方法[44]，通過復用緩存的訪存請求讀取過程和并行地對不同配置的多組 cache 系統(tǒng)進行模擬，取得了較高的模擬加速效果。2.3 多尺度模型模擬隨著集成電路工藝水平和微處理器體系結(jié)構(gòu)技術(shù)的不斷進步，人們在設(shè)計微處理器的過程中，更加注重對傳統(tǒng)體系結(jié)構(gòu)指標以外的諸如訪問延遲、芯片面積、功耗等指標的要求。尤其是當集成電路制造工藝進入納米級以后，芯片的微型化、線延遲的影響凸顯、晶體管密度過高導致的高功耗、由漏流引發(fā)的靜態(tài)功耗顯著上升等等一系列問題成為困擾處理器體系結(jié)構(gòu)設(shè)計人員的新難題。如 1.3 小節(jié)中曾經(jīng)談到的，傳統(tǒng)的處理器微體系結(jié)構(gòu)設(shè)計一般只以提高性能為目標，而低功耗往往是邏輯設(shè)計和電路設(shè)計所考慮的因素。不過，近年來的許多研究表明，微體系結(jié)構(gòu)的設(shè)計對處理器的功耗有重要的影響，在微體系結(jié)構(gòu)級進

闡述 cache 的組成，為避免唐突，這里不妨先從比較熟悉也易于理解的體系結(jié)構(gòu)級的角度入手來回顧 cache 的內(nèi)部結(jié)構(gòu)。圖4.1 微處理器中的 cache 結(jié)構(gòu)圖 4.1[51]是典型的微處理器中的 cache 結(jié)構(gòu)。這塊數(shù)據(jù) cache 的容量為 64KB，塊大小為 64 字節(jié)，采用 2 路組相聯(lián)映射方式。因此從圖中可以看到物理地址的最

顯示了理論模型中 cache 的內(nèi)部結(jié)構(gòu)。圖4.2 理論模型中的 cache 內(nèi)部結(jié)構(gòu)Cache 中占絕大部分面積的是數(shù)據(jù)存儲隊列（Data Array，以下簡稱數(shù)據(jù)隊列）和標志字段存儲隊列（Tag Array，以下簡稱標志隊列），這兩個區(qū)域由眾多的存儲單元（memory cell）構(gòu)成，分別保存著來自主存的數(shù)據(jù)和這些數(shù)據(jù)相應地址中的標志字段。這些存儲單元以矩陣的方式排列，在橫向上形成諸多排，每一排稱為一條字線（wordline）；在縱向上構(gòu)成諸多列，每一列稱為一條位線（bitline）。一個存儲單元就是一條字線和一對位線的交點（這里需要說明的是，與一個存儲單元在縱向上相連的不是一條位線，而是一對，下文將闡述其原因）。當訪存地址進入 cache 后

【引證文獻】

相關(guān)碩士學位論文 前1條

1 王丹;CMP上結(jié)合bank一致性技術(shù)的NUCA任意步長數(shù)據(jù)提升技術(shù)[D];吉林大學;2012年

本文編號：2754874