【摘要】： FT-C55LP是一款高性能低功耗的16位定點可編程數(shù)字信號處理器芯片,采用了超哈佛存儲結(jié)構(gòu),具有1條程序總線和5條數(shù)據(jù)總線,內(nèi)部采用了12棧的超深度流水線,具有完整的流水線硬件沖突保護(hù)機制。為了使硬件資源能夠發(fā)揮最大效能,FT-C55LP專門設(shè)計了包括數(shù)據(jù)地址產(chǎn)生部件和輔助ALU在內(nèi)的地址數(shù)據(jù)流單元,大大加強了芯片的數(shù)字信號處理能力。本文在深入研究FT-C55LP指令集和體系結(jié)構(gòu)的基礎(chǔ)上,按照自頂向下的方法詳細(xì)討論了其地址數(shù)據(jù)流單元的設(shè)計與實現(xiàn)。 數(shù)據(jù)地址產(chǎn)生部件產(chǎn)生FT-C55LP所有指令的訪存地址,是流水線能夠正確運行的基礎(chǔ),它的實現(xiàn)取決于FT-C55LP所設(shè)計支持的尋址模式。本文對DSP的典型核心算法進(jìn)行了分析,由此得出DSP專用尋址模式設(shè)立的意義和可得到的好處,并在此基礎(chǔ)上設(shè)計了FT-C55LP的尋址模式,然后對數(shù)據(jù)地址產(chǎn)生部件進(jìn)行了相應(yīng)的硬件設(shè)計與實現(xiàn),它包含三個數(shù)據(jù)地址產(chǎn)生器,每個周期最多可以從存儲器讀三個操作數(shù)或?qū)憙蓚�操作數(shù)。在設(shè)計中,本文仔細(xì)考察了指令的并行性,并以此為根據(jù)設(shè)計了相應(yīng)的硬件并行使用規(guī)則和硬件復(fù)用方案,可以有效降低系統(tǒng)的靜態(tài)功耗。 本文增加輔助ALU的原因基于以下兩個事實:首先,根據(jù)對一款沒有輔助ALU的芯片TI C5410 DSP指令行為進(jìn)行的分析,發(fā)現(xiàn)其中存在大量從40位向16位的轉(zhuǎn)換寫入操作;其次,數(shù)據(jù)地址產(chǎn)生部件可以支持單周期內(nèi)的指令雙發(fā)射。輔助ALU主要是對一些大部分在地址數(shù)據(jù)流單元內(nèi)的16位寄存器進(jìn)行操作,故該ALU也在地址數(shù)據(jù)流單元內(nèi)部實現(xiàn)。本文根據(jù)輔助ALU所支持的功能進(jìn)行了硬件的設(shè)計與實現(xiàn)。由于一些比較簡單的計算可以在主ALU執(zhí)行指令的時候并行執(zhí)行,或者被調(diào)度給功耗較低的ALU執(zhí)行,所以該ALU的存在可以使指令集的并行性大為增加,并有效的降低系統(tǒng)功耗。 最后本文對地址數(shù)據(jù)流單元進(jìn)行了模塊級和部件級的功能驗證,并在驗證過程中進(jìn)行了代碼覆蓋率和功能覆蓋率統(tǒng)計,驗證結(jié)果表明地址數(shù)據(jù)流單元的設(shè)計符合FT-C55LP的設(shè)計要求,功能完全正確。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TP332
【圖文】：

圖 1.1 方進(jìn)定律流單元設(shè)計中的關(guān)鍵技術(shù)集型應(yīng)用，伴隨著頻繁的數(shù)據(jù)訪問，數(shù)據(jù)地址在地址計算上作特殊考慮，有時計算地址的時間因此，DSP 中通常都含有支持地址計算的算術(shù)址產(chǎn)生器與 ALU 并行工作，使得地址計算不再明，使用獨立的 AGU 可使流水線效率提高到 1.執(zhí)行速度。FT-C55LP 地址數(shù)據(jù)流單元的一個主生成，其內(nèi)部集成了三個不同數(shù)據(jù)地址產(chǎn)生器，操作數(shù)的存取，最多可以在 1 個周期內(nèi)進(jìn)行 3 并減少代碼量。速度，可以在 CPU 內(nèi)設(shè)置多個并行操作的功能生器等。TMS320C6000 系列芯片的 CPU 內(nèi)部和 6 個 ALU，這些功能部件可以最多在 1 個周

計過程的自動化，這就是 EDA 技術(shù)，它代表了當(dāng)。近年來業(yè)界普遍應(yīng)用的 EDA 工具已經(jīng)有了較高人員的概念構(gòu)思以高層次描述的形式輸入到EDA完成整個設(shè)計，此外還有專門的綜合優(yōu)化工具，能夠獲得較大的優(yōu)化[11]。 技術(shù)的迅猛發(fā)展，RTL 級設(shè)計方法也開始大行其計，設(shè)計人員按照“自頂向下”的設(shè)計方法，對整劃分，不再需要通過門級原理圖來描述電路，而語言（HDL）進(jìn)行功能描述即可，最后通過綜合法，設(shè)計人員就可以擺脫電路細(xì)節(jié)的束縛，把精力的構(gòu)思上。同時可以把新概念迅速轉(zhuǎn)化成為產(chǎn)品并且由于在設(shè)計中只定義了系統(tǒng)的行為特性，不庫的支持下，利用綜合優(yōu)化工具可以將高層次描網(wǎng)表。這種設(shè)計方法的典型流程圖如圖 1.2 所示[

于向 CPU 傳輸數(shù)據(jù)，2 條 16 位的數(shù)據(jù)總線和 2 條 24 位的地址總線用于從CPU 傳輸數(shù)據(jù)；1 個指令緩沖區(qū)和 1 個獨立的取出機制，因此，取指獨立于其他的 CPU 動作；具有如下的計算單元：1 個 40 位的算術(shù)邏輯單元（ALU）、1 個 16 位的ALU、1 個 40 位的移位器、2 個乘法累加器（MAC）。在一個周期內(nèi)，每個 MAC 可執(zhí)行一次 17 位乘 17 位的乘法運算（分?jǐn)?shù)或整數(shù)）和一次帶有可選的 32/40 位飽和度的 40 位加法或減法運算；1 條受保護(hù)的指令流水線，流水線保護(hù)機制在必要的時候插入等待周期以防止讀寫操作脫離預(yù)期順序；數(shù)據(jù)地址產(chǎn)生部件支持線性尋址、循環(huán)尋址和位反轉(zhuǎn)尋址；中斷控制邏輯可以屏蔽某些可屏蔽的中斷。FT-C55LP CPU 的結(jié)構(gòu)框圖如圖 2.2 所示[15]。

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本文編號：2754329