嵌入式可信計(jì)算機(jī)系統(tǒng)容錯(cuò)機(jī)制的設(shè)計(jì)
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP368.1;TP302.8
【圖文】：
圖 4-2 Cygnal C8051F040 結(jié)構(gòu)框圖Fig.4-2 Cygnal C8051F040 Block Diagram4.3.2 FPGA 的選擇FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、GAL、EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA 采用了邏輯單元陣列 LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（Configurable Logic Block）、輸出輸入模塊 IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA 的基本特點(diǎn)主要有：1) 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片；2) FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片；
看門狗即監(jiān)視定時(shí)器，它可以是一個(gè)獨(dú)立的進(jìn)程，也可以是一個(gè)實(shí)際的硬件外設(shè)。其原理如下：監(jiān)視定時(shí)器監(jiān)視系統(tǒng)(或進(jìn)程)的運(yùn)行，如果發(fā)現(xiàn)被監(jiān)測(cè)的主機(jī)(或進(jìn)程)在一定時(shí)間間隔內(nèi)沒(méi)有響應(yīng)，則定時(shí)器溢出，復(fù)位主機(jī)或?qū)⒈槐O(jiān)視的進(jìn)程置為無(wú)效。被監(jiān)測(cè)的主機(jī)(或進(jìn)程)需要每隔一定時(shí)間間隔訪問(wèn)監(jiān)視定時(shí)器，完成“喂狗”操作。硬件看門狗在傳統(tǒng)的容錯(cuò)計(jì)算機(jī)中很常見(jiàn)，在一些系統(tǒng)中，采用微控制器作為看門狗，另外一些系統(tǒng)中采用硬件定時(shí)器作為看門狗。本系統(tǒng)采用傳統(tǒng)方法，在 FPGA 內(nèi)部為每個(gè)單板機(jī)建立一個(gè)看門狗定時(shí)器。該看門狗作為表決重構(gòu)電路以外的單板機(jī)故障檢測(cè)電路，但其結(jié)果也會(huì)被送到，表決重構(gòu)電路的配置部分，最為系統(tǒng)表決重構(gòu)的依據(jù)。VCCDCLR INPUTVCCDLOAD INPUTVCCFD INPUTVCCCLK INPUTOUTPUTNRSTVCCSETDATA[7..0] INPUTNOTinst5NOTinst6NOTinst7NOTinst8up countersclrsset 0sloadssetdata[7..0]clockq[7..0]coutCOUNTERinstOUTPUTQ[7..0](a)
的 LCD 數(shù)據(jù)信號(hào)，同時(shí)根據(jù)表決重構(gòu)電路中表決結(jié)果，選擇無(wú)故障的一路輸出，明顯多路顯示切換電路就是一個(gè)簡(jiǎn)單的多路選擇器。電路圖如圖 4-6 所示，其中 MUX 為數(shù)據(jù)寬度 20 的 4 選 1 多路選擇器，code 為編碼器，作用是將將 8 位表決結(jié)果編碼為 MUX 可識(shí)別的 2 位數(shù)據(jù)。VCCSELIN[7..0] INPUTOUTPUTLCDOUT[19..0]VCCLCD1IN[19..0] INPUTVCCLCD2IN[19..0] INPUTVCCLCD3IN[19..0] INPUTVCCLCD4IN[19..0] INPUTclkselin[7..0]SELOUT[1..0]codeinst1VCCclk INPUTdata3x[19..0]data2x[19..0]data1x[19..0]data0x[19..0]clocksel[1..0]result[19..0]MUXinst(a)
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