【摘要】： 隨著數(shù)字電視和移動(dòng)多媒體終端的不斷涌現(xiàn),視頻信號(hào)處理芯片正以市場(chǎng)為向?qū)?朝著更高性能方向發(fā)展。存儲(chǔ)器是視頻信號(hào)處理芯片中的關(guān)鍵部分之一。DDR SDRAM因其大容量、高速率和良好的兼容性在視頻信號(hào)處理芯片中可實(shí)現(xiàn)高速數(shù)據(jù)的存儲(chǔ)。本論文屬于天津市科技發(fā)展計(jì)劃項(xiàng)目“視頻信號(hào)處理芯片的研發(fā)”中的一部分,主要研究了視頻信號(hào)處理芯片中數(shù)據(jù)存儲(chǔ)子系統(tǒng)的設(shè)計(jì),提出了一種可復(fù)用DDR SDRAM控制器解決方案,包括可復(fù)用層次結(jié)構(gòu)設(shè)計(jì)、數(shù)據(jù)通路同步時(shí)序控制問(wèn)題的解決、對(duì)設(shè)計(jì)的功能檢驗(yàn)方案的確定及仿真測(cè)試。 本文首先分析了DDR SDRAM控制器在視頻信號(hào)處理芯片中的重要性。在第二章對(duì)DDR SDRAM器件本身與設(shè)計(jì)相關(guān)的特性進(jìn)行了重點(diǎn)闡述。在對(duì)DDR SDRAM器件特性介紹的基礎(chǔ)上,第三章中提出了實(shí)際的設(shè)計(jì)方案,并在文中著重討論了DDR控制器設(shè)計(jì)中數(shù)據(jù)通路的時(shí)序同步控制問(wèn)題。 文章在第四章中提出了系統(tǒng)化的仿真、驗(yàn)證方案,并根據(jù)方案對(duì)設(shè)計(jì)進(jìn)行了功能仿真和綜合驗(yàn)證。設(shè)計(jì)功能在FPGA驗(yàn)證平臺(tái)上得到正確實(shí)現(xiàn)。 本文第一次提出了基于可復(fù)用技術(shù)的分層邏輯設(shè)計(jì)概念,在理論和實(shí)際上實(shí)現(xiàn)了以DDR SDRAM控制器為核心的高速數(shù)據(jù)存儲(chǔ)系統(tǒng)。針對(duì)DDR器件的時(shí)序同步問(wèn)題,本文從數(shù)據(jù)通路設(shè)計(jì)中尋找突破點(diǎn)。在對(duì)數(shù)據(jù)通路進(jìn)行控制設(shè)計(jì)時(shí),從具體的時(shí)序同步性要求入手,重點(diǎn)研究利用FPGA自帶的DCM和延時(shí)單元進(jìn)行時(shí)序控制的方法。將對(duì)應(yīng)研究結(jié)果應(yīng)用到實(shí)際設(shè)計(jì)中,收到了理想的結(jié)果。
【學(xué)位授予單位】：貴州大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP333
【圖文】：

圖2一4:DDRsDRAM讀數(shù)據(jù)控制時(shí)序而DDRsDRAM，如圖2一4181所示，在時(shí)鐘cLK的上升沿與下降沿進(jìn)行數(shù)據(jù)的讀取傳遞。并且為了實(shí)現(xiàn)雙沿觸發(fā)，在控制時(shí)序中增加了D端，DQs的作用將在下節(jié)內(nèi)容展開論述。從對(duì)兩種存儲(chǔ)器讀數(shù)據(jù)時(shí)序的比來(lái)看，使用DDRSDRAM不需要提高時(shí)鐘的頻率就能加倍提高SDR的速度，但時(shí)序控制相對(duì)復(fù)雜。具體地說(shuō)，DDRSDRAM與SDRAM存儲(chǔ)器相比，具有如下特點(diǎn)[6](l)高頻雙數(shù)據(jù)速率:DDR數(shù)據(jù)接口在時(shí)鐘的上升沿和下降沿時(shí)都傳送一次數(shù)據(jù)，數(shù)據(jù)率變?yōu)镾DRAM的2倍。(2)雙向數(shù)據(jù)選通信號(hào)DQs:由發(fā)送方驅(qū)動(dòng)，接收方作為鎖存數(shù)據(jù)選通信號(hào)。讀操作期間由DDR存儲(chǔ)器芯片生成，寫操作期間由DDR存控制器生成，DQS對(duì)于讀數(shù)據(jù)為邊沿對(duì)齊，對(duì)于寫數(shù)據(jù)為中央對(duì)齊。此號(hào)為源同步傳輸?shù)脑赐綍r(shí)鐘信號(hào)，并且是雙向信號(hào)。

一介黝那外曝黔黔翻嚼黝協(xié)森纂瓤》霸飄界》....一.…

本文編號(hào)：2751797