【摘要】： 隨著數(shù)字電視和移動多媒體終端的不斷涌現(xiàn),視頻信號處理芯片正以市場為向?qū)?朝著更高性能方向發(fā)展。存儲器是視頻信號處理芯片中的關(guān)鍵部分之一。DDR SDRAM因其大容量、高速率和良好的兼容性在視頻信號處理芯片中可實現(xiàn)高速數(shù)據(jù)的存儲。本論文屬于天津市科技發(fā)展計劃項目“視頻信號處理芯片的研發(fā)”中的一部分,主要研究了視頻信號處理芯片中數(shù)據(jù)存儲子系統(tǒng)的設(shè)計,提出了一種可復(fù)用DDR SDRAM控制器解決方案,包括可復(fù)用層次結(jié)構(gòu)設(shè)計、數(shù)據(jù)通路同步時序控制問題的解決、對設(shè)計的功能檢驗方案的確定及仿真測試。 本文首先分析了DDR SDRAM控制器在視頻信號處理芯片中的重要性。在第二章對DDR SDRAM器件本身與設(shè)計相關(guān)的特性進(jìn)行了重點闡述。在對DDR SDRAM器件特性介紹的基礎(chǔ)上,第三章中提出了實際的設(shè)計方案,并在文中著重討論了DDR控制器設(shè)計中數(shù)據(jù)通路的時序同步控制問題。 文章在第四章中提出了系統(tǒng)化的仿真、驗證方案,并根據(jù)方案對設(shè)計進(jìn)行了功能仿真和綜合驗證。設(shè)計功能在FPGA驗證平臺上得到正確實現(xiàn)。 本文第一次提出了基于可復(fù)用技術(shù)的分層邏輯設(shè)計概念,在理論和實際上實現(xiàn)了以DDR SDRAM控制器為核心的高速數(shù)據(jù)存儲系統(tǒng)。針對DDR器件的時序同步問題,本文從數(shù)據(jù)通路設(shè)計中尋找突破點。在對數(shù)據(jù)通路進(jìn)行控制設(shè)計時,從具體的時序同步性要求入手,重點研究利用FPGA自帶的DCM和延時單元進(jìn)行時序控制的方法。將對應(yīng)研究結(jié)果應(yīng)用到實際設(shè)計中,收到了理想的結(jié)果。
【學(xué)位授予單位】：貴州大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP333
【圖文】：

圖2一4:DDRsDRAM讀數(shù)據(jù)控制時序而DDRsDRAM，如圖2一4181所示，在時鐘cLK的上升沿與下降沿進(jìn)行數(shù)據(jù)的讀取傳遞。并且為了實現(xiàn)雙沿觸發(fā)，在控制時序中增加了D端，DQs的作用將在下節(jié)內(nèi)容展開論述。從對兩種存儲器讀數(shù)據(jù)時序的比來看，使用DDRSDRAM不需要提高時鐘的頻率就能加倍提高SDR的速度，但時序控制相對復(fù)雜。具體地說，DDRSDRAM與SDRAM存儲器相比，具有如下特點[6](l)高頻雙數(shù)據(jù)速率:DDR數(shù)據(jù)接口在時鐘的上升沿和下降沿時都傳送一次數(shù)據(jù)，數(shù)據(jù)率變?yōu)镾DRAM的2倍。(2)雙向數(shù)據(jù)選通信號DQs:由發(fā)送方驅(qū)動，接收方作為鎖存數(shù)據(jù)選通信號。讀操作期間由DDR存儲器芯片生成，寫操作期間由DDR存控制器生成，DQS對于讀數(shù)據(jù)為邊沿對齊，對于寫數(shù)據(jù)為中央對齊。此號為源同步傳輸?shù)脑赐綍r鐘信號，并且是雙向信號。

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本文編號：2751797