【摘要】：為解決目前星載存儲(chǔ)器無法有效支持多路高速數(shù)據(jù)并行存儲(chǔ)的問題,針對(duì)載荷數(shù)據(jù)高速輸入需求,對(duì)基于NAND Flash的固態(tài)存儲(chǔ)器的吞吐率瓶頸進(jìn)行分析,根據(jù)固態(tài)存儲(chǔ)器的固有寫操作特性對(duì)有效吞吐率的影響,提出了四級(jí)流水線操作和總線并行擴(kuò)展方案;針對(duì)多通道數(shù)據(jù)并行存儲(chǔ)、流水線加載連續(xù)性等需求,對(duì)使用現(xiàn)場(chǎng)可編程門陣列FPGA(Field-Programmable Gate Array)內(nèi)部雙端口隨機(jī)存取存儲(chǔ)器RAM(Random access memory)、外置靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM(Static Random Acess Memory)等已有緩存方案的不足進(jìn)行分析,完成了基于同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM(Synchronous Dynamic Random Access Memory)的方案可行性分析與新型存儲(chǔ)單元架構(gòu)設(shè)計(jì),最終提出了基于SDRAM的高速多通道緩存與存儲(chǔ)協(xié)同調(diào)度方案.模型仿真與原型功能驗(yàn)證結(jié)果表明,方案在極限工況下可將4路高速文件數(shù)據(jù)連續(xù)并行接收緩存至SDRAM中,并可根據(jù)各分區(qū)緩存狀態(tài)將文件數(shù)據(jù)按優(yōu)先級(jí)自主動(dòng)態(tài)寫入Flash中,期間緩存無溢出,并最終進(jìn)入常規(guī)動(dòng)態(tài)平衡調(diào)度狀態(tài),實(shí)現(xiàn)了對(duì)多路高速載荷數(shù)據(jù)的并行接收緩存和自主調(diào)度存儲(chǔ),且存儲(chǔ)器的數(shù)據(jù)吞吐率可達(dá)1.2Gbps,能夠滿足未來星載存儲(chǔ)器對(duì)多路高速載荷數(shù)據(jù)存儲(chǔ)的需求.
【圖文】：

過編程完成數(shù)據(jù)寫入，寫操作流程見圖1．根據(jù)寫操作時(shí)序要求，完成一頁數(shù)據(jù)寫操作需要的時(shí)間為:tone_page_write=tLOAD+tPＲOG+tCHECK，(2)tLOAD=tcommand+taddress+tADL+tdata．(3)時(shí)序參數(shù)見表1，其中:T為時(shí)鐘周期，None_page為頁容量，tWHＲ為讀取編程結(jié)果等待時(shí)間．.234!"#%&&’())*+,-,./01-$"#526-7538.23"-9:5!""#$$;,<=>"#%&’()*+,%&’(-./012123456%&78’9/0:;<=>?@)*<=?@=A%&&A$BC*5@D%&&A$BCBE*+,-,A;=,)#/078圖1NANDFlash寫操作流程Fig．1ProcedureofNANDFlashwritingoperation表1Flash寫操作時(shí)序參數(shù)表Tab．1TimingparameterofFlashwritingoperation參數(shù)說明時(shí)間tcommand命令加載時(shí)間3*Ttaddress地址加載時(shí)間5*TtADL地址到數(shù)據(jù)加載間隔≥100nstdata數(shù)據(jù)加載時(shí)間None_page*TtPＲOG編程等待時(shí)間200us～700ustCHECK編程結(jié)果檢查時(shí)間≥tWHＲ+TtWHＲ讀編程結(jié)果等待時(shí)間≥60ns設(shè)Flash有效寫操作效率為ηone_die_write，實(shí)際工作時(shí)最大支持寫速率為Hone_die_theory_max，則ηone_die_write=TWC*None_pagetone_page_write，(4)Hone_die_work_max=Hone_die_thy_max*ηone_die_write．(5)由式(2)～(5)可得Flash在實(shí)際工作中的最高有效寫操作效率為38．97%，最高寫速率為99．76Mbps，無法滿足多路高速載荷數(shù)據(jù)的存儲(chǔ)需求．1．2提高吞吐率關(guān)鍵技術(shù)1．2．1流水線操作在Flash寫操作流程中，芯片編程占用大量時(shí)間，大大降低了Flash的寫入效率，采用流水線操作方式可解決芯片內(nèi)部編程過程中的長(zhǎng)時(shí)間等待問題．流水線寫Flash操作原理見圖2．每次?

!"#!""#$%&""#$’!"#!""#$%&""#$’!"#!""#$%&""#$’!"#!""#$%&""#$’!"#!""#$%&""#$’!"#!""#$%&""#$’$%$%$%$%$%$%$%$%(!)*+,&-&’"&’(&’!&’)圖2四級(jí)流水線加載Flash原理Fig．2Four-levelpipelineloadoperationofNANDFlash1．2．2總線并行擴(kuò)展為進(jìn)一步提高存儲(chǔ)吞吐率，擴(kuò)展存儲(chǔ)容量，在空間橫向軸上采用I/O總線并行擴(kuò)展技術(shù)．綜合考慮FPGA管腳資源和存儲(chǔ)器性能需求，設(shè)計(jì)8倍I/O總線并行擴(kuò)展方案，并行擴(kuò)展結(jié)構(gòu)見圖3．將8片F(xiàn)lash疊裝模塊控制總線、狀態(tài)總線互連，而I/O總線擴(kuò)展為64位，64位總線不同數(shù)據(jù)位段分別對(duì)應(yīng)8片并行擴(kuò)展的Flash的8位總線，將Flash中8片并行的頁擴(kuò)展成1簇進(jìn)行讀寫操作．由于物理空間擴(kuò)展與芯片操作時(shí)序無關(guān)，因此8倍總線擴(kuò)展后系統(tǒng)速率將提高為原來的8倍，此時(shí)存儲(chǔ)器單板理論可支持最高2Gbps數(shù)據(jù)輸入，提高了存儲(chǔ)系統(tǒng)對(duì)高速載荷數(shù)據(jù)的吞吐能力．圖38倍FLASHI/O并行擴(kuò)展結(jié)構(gòu)圖Fig．38timesparallelI/ObusexpansionofNANDFlash2高速緩存與存儲(chǔ)任務(wù)調(diào)度四級(jí)流水線的操作特點(diǎn)要求Flash在啟動(dòng)寫操作時(shí)，將加載所需的四簇?cái)?shù)據(jù)準(zhǔn)備完成，以確保四級(jí)流水加載連續(xù)性，同時(shí)為保證每次流水操作均是針對(duì)同一載荷，需設(shè)計(jì)并行緩存機(jī)制解決多路載荷數(shù)據(jù)各自分區(qū)緩存問題．傳統(tǒng)方案使用FPGA內(nèi)部雙端口ＲAM作為緩存以降低控制復(fù)雜度，但對(duì)于多路載荷高速并行輸入，有限的ＲAM資源難以滿足緩存容量需求．外置緩存芯片SＲAM雖然有了一定容量提升，但仍然有限，并且在64位數(shù)據(jù)總線下SＲAM接口速率最高為2Gbps，數(shù)據(jù)吞吐復(fù)用I/O端口時(shí)平均讀寫速率只有1Gbps，限制了Flash最高寫速率使用．宇航級(jí)SDＲAM(SynchronousDynamicＲandomAccessMemory，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)芯片最高工作頻率達(dá)13

本文編號(hào)：2741980