基于可重構(gòu)平臺(tái)的軟硬件代碼劃分技術(shù)研究
發(fā)布時(shí)間:2020-07-02 22:13
【摘要】:可重構(gòu)編譯作為一種解決軟件代碼移植、簡(jiǎn)化可重構(gòu)應(yīng)用設(shè)計(jì)的有效技術(shù)手段,已成為可重構(gòu)計(jì)算系統(tǒng)不可缺少的組成部分,具有重要的研究?jī)r(jià)值。可重構(gòu)編譯系統(tǒng)的一個(gè)重要研究?jī)?nèi)容就是有效給出程序的軟硬件代碼劃分,通過分析軟硬件部件的結(jié)構(gòu)特點(diǎn)和執(zhí)行特征,將程序中的代碼片斷映射到可重構(gòu)平臺(tái)中合適的處理部件上,從而提高程序在可重構(gòu)平臺(tái)上的整體執(zhí)行性能。一種好的軟硬件代碼劃分方法既要充分考慮程序代碼自身的特點(diǎn)又要結(jié)合可重構(gòu)硬件的結(jié)構(gòu)特征,并且能夠?qū)?zhí)行性能做出精確的評(píng)估。然而由于程序代碼尤其是嵌套循環(huán)轉(zhuǎn)換后硬件電路性能差別較大,很難估算出程序代碼在硬件上執(zhí)行可能達(dá)到的性能,因此確定一個(gè)好的軟硬件代碼劃分比較困難。本文以程序代碼中的嵌套循環(huán)部分作為分析研究重點(diǎn),結(jié)合FPGA深度流水并行的特點(diǎn),按照硬件電路流水線設(shè)計(jì)方法優(yōu)化了循環(huán)體流水線設(shè)計(jì),并且針對(duì)影響可重構(gòu)硬件電路性能提升的關(guān)鍵因素優(yōu)化了嵌套循環(huán)硬件電路設(shè)計(jì),在此基礎(chǔ)上提出了可重構(gòu)硬件電路性能評(píng)估模型以有效指導(dǎo)軟硬件代碼劃分。本文研究的主要內(nèi)容和貢獻(xiàn)包括: 1、結(jié)合FPGA深度流水并行的特點(diǎn),提出了綜合考慮流水線最高時(shí)鐘頻率、各流水段時(shí)鐘延時(shí)差異以及流水線啟動(dòng)時(shí)間間隔的流水線優(yōu)化劃分方法,實(shí)驗(yàn)證明該方法可以在提高電路時(shí)鐘頻率的基礎(chǔ)上減少流水線啟動(dòng)間隔時(shí)間; 2、結(jié)合循環(huán)分塊和循環(huán)展開硬件電路優(yōu)化設(shè)計(jì)方法,提出了受硬件資源約束的設(shè)計(jì)空間搜索方法,實(shí)驗(yàn)證明該方法能夠提高數(shù)據(jù)重用率,減少外部存儲(chǔ)器的訪問,并且實(shí)現(xiàn)多路流水并行執(zhí)行,有效縮短硬件執(zhí)行時(shí)間; 3、將改進(jìn)模擬退火算法應(yīng)用于硬件設(shè)計(jì)空間搜索的求解,實(shí)驗(yàn)表明該算法能夠在較短的時(shí)間內(nèi)搜索出近似最優(yōu)的電路設(shè)計(jì)方案; 4、分析了影響可重構(gòu)硬件執(zhí)行性能的主要因素,在此基礎(chǔ)上設(shè)計(jì)了一種參數(shù)化的硬件執(zhí)行性能評(píng)估模型。實(shí)驗(yàn)表明該模型能夠準(zhǔn)確評(píng)估程序代碼在可重構(gòu)硬件上的執(zhí)行性能,有效指導(dǎo)代碼軟硬件劃分。
【學(xué)位授予單位】:解放軍信息工程大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2010
【分類號(hào)】:TP332
【圖文】:
器電路可確保數(shù)據(jù)從模塊至器件其他部分無縫、平滑的傳送和處理,防數(shù)據(jù)帶寬的數(shù)據(jù)瓶頸。2 FPGA 設(shè)計(jì)原則根據(jù) FGPA 的結(jié)構(gòu)特征,為了有效地利用 FPGA 硬件資源,實(shí)現(xiàn)代碼的過程中一般遵循如下原則:(1)操作并行設(shè)計(jì)原則硬件系統(tǒng)比傳統(tǒng)的軟件系統(tǒng)速度快,其中一個(gè)重要原因就是硬件系統(tǒng)各立的,能夠并行執(zhí)行。硬件設(shè)計(jì)過程中可以采用時(shí)間并行[38]和空間并行[地提升硬件的執(zhí)行效率。時(shí)間并行也稱為流水并行,如圖 5(a)所示,將間相互錯(cuò)開,以流水方式重疊地使用同一套硬件設(shè)備的各個(gè)部分,從而而獲得速度提升?臻g并行是通過對(duì)操作過程進(jìn)行邏輯復(fù)制,如圖 5(b)過程在空間上并行執(zhí)行,由于增加同一時(shí)間執(zhí)行的運(yùn)算操作,從而減少間。這兩種并行設(shè)計(jì)方法都能提升設(shè)計(jì)的硬件電路速度,但是需要使用
能保證執(zhí)行過程正確。間間隔計(jì)算如下:max(1,1,11122 nnIIIdIdId 環(huán)攜帶后向依賴 i 所跨越的流水線級(jí)數(shù),即針對(duì)同作比后一次操作所多經(jīng)過的流水線級(jí)數(shù);id 表示循4)表明循環(huán)迭代啟動(dòng)時(shí)間間隔與依賴距離向量和量不變時(shí),具有依賴的操作之間跨越的流水線級(jí)數(shù)當(dāng) 0AAI d時(shí),循環(huán)電路可以按全流水方式執(zhí)行式可以減少流水線級(jí)數(shù),因此可以通過對(duì)具有循環(huán)合并來減少流水線啟動(dòng)時(shí)間間隔。如圖 13(a)所量,此循環(huán)的循環(huán)攜帶后向依賴向量值為 2。合并4)可得II 為 2,即每?jī)蓚(gè)時(shí)鐘周期才能啟動(dòng)一次循流水階段,如圖 13(b)所示,其中II 由 2 減為 1
本文編號(hào):2738752
【學(xué)位授予單位】:解放軍信息工程大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2010
【分類號(hào)】:TP332
【圖文】:
器電路可確保數(shù)據(jù)從模塊至器件其他部分無縫、平滑的傳送和處理,防數(shù)據(jù)帶寬的數(shù)據(jù)瓶頸。2 FPGA 設(shè)計(jì)原則根據(jù) FGPA 的結(jié)構(gòu)特征,為了有效地利用 FPGA 硬件資源,實(shí)現(xiàn)代碼的過程中一般遵循如下原則:(1)操作并行設(shè)計(jì)原則硬件系統(tǒng)比傳統(tǒng)的軟件系統(tǒng)速度快,其中一個(gè)重要原因就是硬件系統(tǒng)各立的,能夠并行執(zhí)行。硬件設(shè)計(jì)過程中可以采用時(shí)間并行[38]和空間并行[地提升硬件的執(zhí)行效率。時(shí)間并行也稱為流水并行,如圖 5(a)所示,將間相互錯(cuò)開,以流水方式重疊地使用同一套硬件設(shè)備的各個(gè)部分,從而而獲得速度提升?臻g并行是通過對(duì)操作過程進(jìn)行邏輯復(fù)制,如圖 5(b)過程在空間上并行執(zhí)行,由于增加同一時(shí)間執(zhí)行的運(yùn)算操作,從而減少間。這兩種并行設(shè)計(jì)方法都能提升設(shè)計(jì)的硬件電路速度,但是需要使用
能保證執(zhí)行過程正確。間間隔計(jì)算如下:max(1,1,11122 nnIIIdIdId 環(huán)攜帶后向依賴 i 所跨越的流水線級(jí)數(shù),即針對(duì)同作比后一次操作所多經(jīng)過的流水線級(jí)數(shù);id 表示循4)表明循環(huán)迭代啟動(dòng)時(shí)間間隔與依賴距離向量和量不變時(shí),具有依賴的操作之間跨越的流水線級(jí)數(shù)當(dāng) 0AAI d時(shí),循環(huán)電路可以按全流水方式執(zhí)行式可以減少流水線級(jí)數(shù),因此可以通過對(duì)具有循環(huán)合并來減少流水線啟動(dòng)時(shí)間間隔。如圖 13(a)所量,此循環(huán)的循環(huán)攜帶后向依賴向量值為 2。合并4)可得II 為 2,即每?jī)蓚(gè)時(shí)鐘周期才能啟動(dòng)一次循流水階段,如圖 13(b)所示,其中II 由 2 減為 1
【引證文獻(xiàn)】
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1 彭曉明;龐建民;郭浩然;;動(dòng)態(tài)可重構(gòu)技術(shù)研究綜述[J];計(jì)算機(jī)工程與設(shè)計(jì);2012年12期
本文編號(hào):2738752
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