【摘要】：微處理器發(fā)展早期,頻率逐年成倍提高,帶來功耗和溫度的不斷增加,其采用的空氣散熱技術已經接近其熱通量極限。導致在2004年之后的微處理器頻率不再有較大提高的趨勢,而微處理器架構也從單核逐步向多核發(fā)展,通過提高并行性來提高性能。但隨著核數的增加,由于線延遲帶來的“存儲墻”和“帶寬墻”也變得更加嚴峻。隨著三維集成電路技術的出現(xiàn),微處理器迎來了新的性能提升途徑。但三維集成電路面臨的一個重要挑戰(zhàn)就是散熱問題,現(xiàn)在僅有少量功耗較低的商用芯片能實現(xiàn)3D集成,如存儲芯片。而高性能芯片在集成過程中造成的熱量聚集是傳統(tǒng)空氣散熱技術不能解決的。微通道層間冷卻技術被認為是可以解決三維集成電路熱問題的一個有效方案,其可以提供較傳統(tǒng)散熱技術更高的散熱系數。本文以優(yōu)化基于層間冷卻的三維堆疊微處理器的熱量控制能力為主要內容,以降低熱緊急事件和微處理器內部熱量分布差異為主要優(yōu)化目標,具體的熱優(yōu)化相關指標包括最高溫度、平均溫度和熱梯度等。本文在分析并建立基于層間冷卻的三維多核微處理器熱量模型基礎上,分別從任務分配和布局規(guī)劃兩個方面展開微處理器熱優(yōu)化機制的相關研究、實驗和結果分析。本文的主要工作和創(chuàng)新點如下:1.研究基于層間冷卻的三維多核微處理器熱量模型,在現(xiàn)有傳統(tǒng)集成技術的微處理器熱量評估模型的基礎上,構建了一種基于層間冷卻的三維多核微處理器熱量模型TM-3DICool。分別從固體熱量模型和液體熱量模型出發(fā),精確地分析包括層間冷卻系統(tǒng)在內的微處理器的熱量產生和傳播特性,為本文后續(xù)的微處理器熱量管理優(yōu)化設計提供支持。2.研究基于層間冷卻的三維多核微處理器熱優(yōu)化任務分配技術,以模擬退火優(yōu)化方法為核心,提出了一種基于層間冷卻的三維多核微處理器熱優(yōu)化任務分配技術TASA-3DICool。定義了“99%”功耗來表征微處理器正常工作與極端工作狀態(tài)的差別,使得該優(yōu)化任務分配技術兼顧微處理器中各任務正常運行與極端運行狀態(tài),優(yōu)化后得到的分配方案在兩種運行狀態(tài)的最高溫度和最大溫度梯度都具有更好的平衡。3.研究基于層間冷卻的三維多核微處理器熱優(yōu)化布局規(guī)劃技術,以粒子群優(yōu)化方法為核心,提出了一種基于層間冷卻的三維多核微處理器熱優(yōu)化布局規(guī)劃技術FPPSO-3DICool。熱優(yōu)化布局規(guī)劃降低熱量聚集的這一目標,與粒子群優(yōu)化方法中各粒子趨冷避熱的特性正好契合從而獲得熱優(yōu)化布局規(guī)劃結果,降低微處理器內部最高溫度和最大溫度梯度。通過與常用的布局規(guī)劃機制獲得方案的實驗結果對比,說明本文提出的熱優(yōu)化布局規(guī)劃技術FPPSO-3DICool具有較強的溫度控制與熱量均衡能力,特別是在處理核心數量較多,而布局空間受限情況下的表現(xiàn)最佳。
【學位授予單位】：國防科學技術大學
【學位級別】：博士
【學位授予年份】：2016
【分類號】：TP332
【圖文】：

圖 1.1 Intel 產品 C4004 與 Xeon Phi 的封裝和內核視圖流水線技術（Pipeline）將指令執(zhí)行過程細分，進而由不同功能部件完成，可以大幅提高微處理器內部不同功能部件的利用率，并容許微處理器的時鐘頻率提升，從而提高微處理器的處理能力。標準意義的流水線技術最早應用到 Intel 的80486 處理器中，其流水線級數為 5 級，時鐘頻率為 100MHz[4]。隨后，流水線級數和時鐘頻率都不斷攀升，在 Intel 推出的 Pentium IV 系列中，一款名為 Prescott的微結構的流水級數達到了峰值的 31 級，時鐘頻率達到 3.8GHz[5]。但越來越高的流水線級數，在帶來時鐘頻率和性能提升的同時，分支預測失敗帶來的代價也會增大，其功能部件的實際利用率反而會下降，而過高的時鐘頻率帶來的高功耗、高熱量等問題也會更加嚴重。因此，隨后的微處理器流水線級數一般都在 16 級左右，時鐘頻率也不再提升[6]。多核心技術（Multi-Core）在一個芯片內集成兩個或以上的處理核心，可以并行處理多個任務程序，從而使微處理器處理能力能夠成倍提高。2001 年，IBM 推出的 Power 4 處理器作為首個具有雙核心的微處理器[7]。隨后，多核微處理器所集成的處理核心數量越來越多。2015 年，由江南計算技術研究所推出的 SW26010 處理器就集成了 4 個主處理核心和 256 個從處理核心[8]。在微處理器時鐘頻率提升受

國防科學技術大學研究生院博士學位論文之間通信交互，從而大大降低了全局連線的長度，進理器性能的制約。在全芯片電路總面積 A 不變的情況可由 2 A減小到 2A/n，其中 n 為三維集成堆疊層數[電路中互連線長度的降低不僅可以帶來微處理器執(zhí)行低互連線寄生電阻和電容，進而降低整體電路的功耗處理器的另一大促進在于各芯片層具有一定獨立性，了新的可能。各芯片層可以分別制造并進行測試，最層集成到一起，從而避免一次性制造全芯片所面臨的路制造的良品率。同樣，不同尺寸、工藝或材料的芯集成到一起，組成具有多種功能的所謂超級芯片（Su微機電系統(tǒng)芯片（Micro-ElectroMechanical System，M芯片、光電模塊芯片和自旋電子模塊芯片等[17]。

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