【摘要】： DDR2 SDRAM是目前內(nèi)存市場(chǎng)上的主流內(nèi)存。除了通用計(jì)算機(jī)系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用DDR2內(nèi)存，越來越多的SoC系統(tǒng)芯片中會(huì)集成有DDR2接口模塊。因此，設(shè)計(jì)一款匹配DDR2的內(nèi)存控制器將會(huì)具有良好的應(yīng)用前景。 論文在研究了DDR2的JEDEC標(biāo)準(zhǔn)的基礎(chǔ)上，設(shè)計(jì)出DDR2控制器的整體架構(gòu)，采用自頂向下的設(shè)計(jì)方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級(jí)設(shè)計(jì)。根據(jù)在設(shè)計(jì)中遇到的問題，對(duì)DDR2控制器的整體架構(gòu)進(jìn)行改進(jìn)與完善。在分析了A l t e r a數(shù)字PHY的基本性能的基礎(chǔ)上，設(shè)計(jì)DDR2控制器與數(shù)字PHY的接口模塊。搭建DDR2控制器I P軟核的仿真驗(yàn)證平臺(tái)，針對(duì)設(shè)計(jì)的具體功能進(jìn)行仿真驗(yàn)證，并實(shí)現(xiàn)在A l t e r a St r a t i x I I G X 9 0開發(fā)板上對(duì)DDR2存儲(chǔ)芯片基本讀/寫操作控制的FPGA功能演示。 論文設(shè)計(jì)的DDR2控制器的主要特點(diǎn)是： 1.支持?jǐn)?shù)字PHY電路，不需要實(shí)際的硬件電路就完成DDR2控制器與DDR2存儲(chǔ)芯片之間的物理層接口，節(jié)約了設(shè)計(jì)成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡(jiǎn)化了具體操作。 3.支持多個(gè)DDR2存儲(chǔ)芯片，使得DDR2控制器的應(yīng)用范圍更為廣闊。 4.支持DDR2的三項(xiàng)新技術(shù)，充分發(fā)揮DDR2內(nèi)存的特性。 5.自動(dòng)DDR2刷新控制，方便用戶對(duì)DDR2內(nèi)存的控制。
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP333
【圖文】：

率 100/133/166/200MHz 200/2率 100/133/166/200MHz 100/1輸率 200/266/333/400MHz 400/5設(shè)計(jì) 2bit 度 2，4，8 量 最多 4 個(gè) 最遲 1.5，2，2.5 3脈沖 單數(shù)據(jù)選取脈沖 差分?jǐn)?shù)壓 2.5V TSOP 量 大 可以看出，在同一核心頻率（內(nèi)部存儲(chǔ)單元陣列率（總線頻率）是 DDR 的兩倍。這是因?yàn)?DDR2然 DDR2 和 DDR 一樣，都在時(shí)鐘的上升沿和下令預(yù)讀取能力是 DDR 的兩倍，因此，在相同的核心率是 DDR 的兩倍。舉例來說，當(dāng)核心頻率為 100M率為 100MHz，DDR 的數(shù)據(jù)傳輸速率為 200MHz，率為 400MHz，如圖 1-3 所示。

- 10 -圖 2-1 512MbDDR2 存儲(chǔ)芯片的內(nèi)部結(jié)構(gòu) SDRAM 的狀態(tài)機(jī) 可以實(shí)現(xiàn)多種操作，包括：初始化（Initialization）、空閑（MRS，Mode Register Set）、刷新（Refresh）、自刷新（Serecharge）、激活（Activate）、讀/寫操作（Read/Write）和9]。要使這些操作按照嚴(yán)格的時(shí)序要求，彼此之間進(jìn)行轉(zhuǎn)實(shí)現(xiàn)控制，DDR2 的狀態(tài)機(jī)見圖 2-2。

【引證文獻(xiàn)】

相關(guān)期刊論文 前3條

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2 李天保;魏利輝;;高速采樣存儲(chǔ)中DDR2 SDRAM控制器的設(shè)計(jì)分析[J];計(jì)算機(jī)與網(wǎng)絡(luò);2010年11期

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相關(guān)博士學(xué)位論文 前1條

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相關(guān)碩士學(xué)位論文 前10條

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8 張明利;基于FPGA的高速數(shù)據(jù)采集與記錄系統(tǒng)的研究與實(shí)現(xiàn)[D];南京郵電大學(xué);2013年

9 劉立;基于MPSoC的DDR3存儲(chǔ)器接口設(shè)計(jì)[D];南京大學(xué);2013年

10 黃俊;基于FPGA的多屏幕3D顯示技術(shù)實(shí)現(xiàn)[D];華東師范大學(xué);2013年

本文編號(hào)：2735268