【摘要】： 存儲(chǔ)器是目前數(shù)字系統(tǒng)中的關(guān)鍵部件之一,DDR SDRAM(Double Data RateSDRAM,雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)以其大容量、高速率和良好的兼容性在許多領(lǐng)域得到了相當(dāng)廣泛的應(yīng)用。本文對(duì)DDR SDRAM及其控制器的結(jié)構(gòu)、接口和時(shí)序進(jìn)行了深入研究與分析,得出一些DDR SDRAM控制器的關(guān)鍵技術(shù)特性,然后基于Altera公司的FPGA,利用IP核設(shè)計(jì)實(shí)現(xiàn)了DDR存儲(chǔ)控制器,并用模擬軟件對(duì)其功能進(jìn)行了模擬。 TOE(TCP Offload Engine,即TCP卸載引擎,由硬件實(shí)現(xiàn)部分或全部TCP處理)網(wǎng)卡是具有TCP加速功能的網(wǎng)卡,在分析TOE加速處理芯片結(jié)構(gòu)的基礎(chǔ)上,通過DDR控制器的應(yīng)用將DDR存儲(chǔ)器變成網(wǎng)卡上的高速數(shù)據(jù)緩沖區(qū),并通過高效的接口仲裁器設(shè)計(jì),解決了TOE網(wǎng)卡上TCP預(yù)處理、TCP后處理和IP處理三個(gè)子模塊按照一種公平的調(diào)度策略訪問DDR存儲(chǔ)器的問題。本文重點(diǎn)討論了仲裁器的設(shè)計(jì)過程和實(shí)現(xiàn)方法,并且分別對(duì)DDR控制器和仲裁器進(jìn)行了性能分析,得出了幾個(gè)影響其性能的重要參數(shù)和一些有價(jià)值的結(jié)論。 本文最后還對(duì)DDR存儲(chǔ)器應(yīng)用所涉及到的工程化問題進(jìn)行研究,深入分析了PCB設(shè)計(jì)中DDR SDRAM的電氣特性及存儲(chǔ)控制器和DIMM(Dual In-line MemoryModule,雙列直插式存儲(chǔ)器模塊)條的布局布線問題,另外也進(jìn)行了相關(guān)功耗的計(jì)算和信號(hào)時(shí)序容限的計(jì)算。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2006
【分類號(hào)】：TP333
【圖文】：

圖1.1存儲(chǔ)器的市場份額走向可以看出，DDR存儲(chǔ)器目前應(yīng)用的最為廣泛，如個(gè)人電腦、網(wǎng)絡(luò)服務(wù)器、工作站等等，特別是在高速大容量的存儲(chǔ)領(lǐng)域扮演著相當(dāng)重要的角色。1.2DDRSDRAMDDR存儲(chǔ)器的核心建立在SDRAM的基礎(chǔ)上，但在速度和容量上有了提高。首先，它使用了更多、更先進(jìn)的同步電路，使用了差分時(shí)鐘輸入。其次，DDR使用了Delay一LockedLo叩(DLL，延時(shí)鎖定回路)和數(shù)據(jù)選通濾波信號(hào)(Datastrobsignal)，當(dāng)數(shù)據(jù)有效時(shí)，存儲(chǔ)控制器可使用這個(gè)數(shù)據(jù)選通濾波信號(hào)來精確定位數(shù)據(jù)，每8位數(shù)據(jù)對(duì)應(yīng)輸出一次數(shù)據(jù)選通濾波信號(hào)，并且同步來自不同的雙存儲(chǔ)器模塊的數(shù)據(jù)。DDR存儲(chǔ)器本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高SDRAM的速度，它許在時(shí)鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，因而其速度是標(biāo)準(zhǔn)SDRAM的兩倍。至于地址與控制信號(hào)則與傳統(tǒng)SDRAM相同，仍在時(shí)鐘上升沿進(jìn)行傳輸。DDR存

.SV猛DIMMIDIMM4秘一秘地0.一0.接工個(gè)十一個(gè)|土一.圖5.2存儲(chǔ)器參考電壓的實(shí)現(xiàn)外的信號(hào)都使用SSTLn雙端接方式，如圖5.3所示。在RS二ohm時(shí)，DDR存儲(chǔ)器工作得最好，工作頻率可以達(dá)到最高�！敢灰灰灰灰灰蛔Χ䦶S一一一一一一一一一一一L，U八______.‘，n:、月尸r_。_一~談公D姍抽

【引證文獻(xiàn)】

相關(guān)期刊論文 前2條

1 魯順;黃凱;;DDR SDRAM控制器中全數(shù)字延時(shí)鎖定環(huán)的設(shè)計(jì)實(shí)現(xiàn)[J];電腦知識(shí)與技術(shù);2008年35期

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相關(guān)碩士學(xué)位論文 前8條

1 蔡蕊;網(wǎng)絡(luò)處理器中DDR SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)[D];西安電子科技大學(xué);2011年

2 康穎;支持異構(gòu)并行多處理器的SRAM控制接口模塊的設(shè)計(jì)研究[D];西安電子科技大學(xué);2011年

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7 趙樂;基于FPGA的高速實(shí)時(shí)數(shù)據(jù)采集存儲(chǔ)系統(tǒng)的設(shè)計(jì)[D];武漢理工大學(xué);2012年

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本文編號(hào)：2733994