【摘要】： 單處理器性能的提高在主頻、結(jié)構(gòu)、功耗等方面都遇到了明顯的障礙,提高并行性是改善處理器性能的基本方法,所以多核處理器的出現(xiàn)是必然結(jié)果。隨著工藝水平的提高,處理器規(guī)模的增大,處理器的功耗也明顯增加,功耗效率也成為評(píng)價(jià)處理器性能的標(biāo)準(zhǔn)之一。眾核或多核體系結(jié)構(gòu)處理器設(shè)計(jì)時(shí)單核的復(fù)雜度的問(wèn)題是設(shè)計(jì)所要考慮的一個(gè)方面。在提高并行時(shí)采用傳統(tǒng)指令級(jí)并行技術(shù)組織發(fā)射度更寬的超標(biāo)量結(jié)構(gòu),采用激進(jìn)的指令和數(shù)據(jù)預(yù)測(cè),數(shù)據(jù)相關(guān)時(shí)采用動(dòng)態(tài)調(diào)度算法,使得單核面積增加,單個(gè)晶體管的效率降低,只能增加單應(yīng)用內(nèi)的性能且性能很容易達(dá)到極限。所以在本文設(shè)計(jì)中考慮使單個(gè)晶體管的作用發(fā)揮到最大,最初單核采用的是順序單發(fā)射8級(jí)流水,靜態(tài)跳轉(zhuǎn)預(yù)測(cè)方法。流水線中出現(xiàn)的數(shù)據(jù)相關(guān),采用阻塞流水線方式。性能測(cè)試后定點(diǎn)指令的IPC為0.3左右,效率較低。針對(duì)這種情況,在結(jié)構(gòu)中加入了FORWARD邏輯,使IPC增加到0.5。在實(shí)現(xiàn)FORWARD邏輯的RTL代碼時(shí)優(yōu)化時(shí)延,使其滿足設(shè)計(jì)的要求。同時(shí)針對(duì)浮點(diǎn)運(yùn)算單元加入定向技術(shù),使小核的整體性能提高。而且為擴(kuò)展處理器的性能,增加非對(duì)齊訪存指令。在小核中實(shí)現(xiàn)了兩條類似MIPS指令中的原子指令LL/SC解決核間同步的問(wèn)題。最后通過(guò)驗(yàn)證平臺(tái)的搭建,根據(jù)兩種模擬器的比較進(jìn)行結(jié)果的驗(yàn)證,保證處理器設(shè)計(jì)的準(zhǔn)確性和實(shí)用性。
【學(xué)位授予單位】：吉林大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP332
【圖文】：

小核頂層模塊

圖 3..4 譯碼過(guò)程3.2.3 執(zhí)行級(jí)和寫(xiě)回級(jí)執(zhí)行單元流水線劃分為四級(jí)，根據(jù)浮點(diǎn)乘法完成的拍數(shù)為 4 拍確行單元其他功能部件完成的時(shí)間也為 4 拍。由于定點(diǎn) ALU 運(yùn)算很快拍完成 。為了保證順序?qū)懟丶拇嫫鳎诔霈F(xiàn)例外時(shí)保護(hù)現(xiàn)場(chǎng)，所以部件產(chǎn)生結(jié)果后也要使用三個(gè)寄存器來(lái)存儲(chǔ)結(jié)果。其他功能部件也類由于除法部件完成的周期數(shù)是由除數(shù)和被除數(shù)（浮點(diǎn)數(shù)根據(jù)精度）決所以執(zhí)行時(shí)在第三拍進(jìn)行迭代時(shí)產(chǎn)生 stall 信號(hào)，使整條流水線保持的指令執(zhí)行，直到除法計(jì)算完成。在 l0_icache 沒(méi)有命中,l0_dcache 沒(méi)中,通過(guò) crossbar 和其他部件通信時(shí)流水線都會(huì)被 stall 住。功能部件用如下：定點(diǎn) ALU：實(shí)現(xiàn)定點(diǎn)加減、移位和與或非等邏輯運(yùn)算；采用

【相似文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 劉玉蘋(píng);眾核體系結(jié)構(gòu)下單核的設(shè)計(jì)與優(yōu)化[D];吉林大學(xué);2008年

本文編號(hào)：2732995