發(fā)布時(shí)間：2020-06-28 10:40

【摘要】：為了提升嵌入式處理器的性能,本文基于浙大數(shù)芯實(shí)驗(yàn)室的32位嵌入式處理器RISC32E,分析其性能和頻率瓶頸,提出流水線深化的Gemini結(jié)構(gòu)框架,并在Gemini處理器上進(jìn)行存儲(chǔ)系統(tǒng)的改進(jìn),采用數(shù)據(jù)預(yù)取機(jī)制提升了Gemini處理器的訪存性能。同時(shí),針對(duì)嵌入式處理器的低功耗需求,采用處理器的功耗模型進(jìn)行了Gemini的功耗評(píng)估方法的探索。 本文首先以單發(fā)射處理器的訪存操作為導(dǎo)向劃分Gemini的流水線。實(shí)驗(yàn)結(jié)果表明,Gemini處理器在TSMC130nm標(biāo)準(zhǔn)單元工藝下,worst case主頻為360MHz, typical case主頻為500MHz, EEMBC的評(píng)分在ConsumerMark為0.11/MHz,相比RISC32E處理器的0.084/MHz提高了31.9%;TeleMark為0.02/MHz,相比RISC32E的0.0119/MHz提高了66.6%。 Gemini處理器中采用硬件數(shù)據(jù)預(yù)取的方式來(lái)提高處理器的訪存性能。采用一種基于流緩沖的可變步長(zhǎng)的最小差值預(yù)取,通過(guò)記錄每次發(fā)生Cache缺失地址,計(jì)算最小差值并當(dāng)最小差值匹配時(shí)進(jìn)行數(shù)據(jù)的預(yù)取,將預(yù)取數(shù)據(jù)取入數(shù)據(jù)Cache中。Dhrystone的評(píng)測(cè)結(jié)果表明Gemini處理器中的硬件數(shù)據(jù)預(yù)取機(jī)制可提升性能2.1%。EEMBC的評(píng)分在ConsumerMark評(píng)測(cè)下通過(guò)硬件數(shù)據(jù)預(yù)取性能有3.3%的提升,在TeleMark的評(píng)測(cè)下性能有3.7%的提升。 本文最后對(duì)比分析不同層次的處理器功耗模型,如在系統(tǒng)級(jí)的功耗模型,在RTL門(mén)級(jí)的功耗模型,在晶體管電路級(jí)的功耗模型等。并基于RTL級(jí)的功耗模型對(duì)Gemini處理器進(jìn)行了功耗評(píng)估。
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類(lèi)號(hào)】：TP332
【圖文】：

ITLB:Ins汀uet一 on11B PCUPIPellneeon汀 01unlr圖2一 2Rlse32E六級(jí)流水線 IF(InstruetionFetch)流水級(jí):租SC32E使用指令虛地址索引指令Caehe，指令物理地址通過(guò)訪問(wèn)指令TLB得到。為加快指令執(zhí)行，指令TLB和指令cache的訪問(wèn)是同時(shí)進(jìn)行的。同時(shí)，IF級(jí)需要進(jìn)行指令cache標(biāo)志和TLB的比較，實(shí)現(xiàn)四路組關(guān)聯(lián)Cache的路選擇，讀入新的指令到流水線IF/ID界面寄存器中。 ID(InstruetionDecode)流水級(jí):該級(jí)對(duì)寄存在IF/ID界面寄存器中的指令進(jìn)行譯碼，給出指令譯碼信號(hào)，根據(jù)譯碼結(jié)果訪問(wèn)寄存器文件�？刂妻D(zhuǎn)移類(lèi)指令在ID級(jí)解析轉(zhuǎn)移地址。另外從完成時(shí)間角度來(lái)說(shuō)，數(shù)據(jù)旁路單元(BPu)也在ID級(jí)完成數(shù)據(jù)旁路。EX(Execution)流水級(jí):所有指令的運(yùn)算操作在Ex級(jí)完成。如運(yùn)算類(lèi)指令計(jì)算結(jié)果

浙淚_大學(xué)石頁(yè)士學(xué)位論文Gemini處理器的微結(jié)構(gòu)處理器核Gemini的系統(tǒng)結(jié)構(gòu)框架如圖2一4所示[l7J。圖2一4中虛線表示處理器核，包括流水線、32K字節(jié)的指令Cache、 16K字節(jié)的數(shù)據(jù)Caehe、以及 32x32的通用寄存器文件等。微結(jié)構(gòu)采用9級(jí)流水線的設(shè)計(jì)，包括存儲(chǔ)管理系統(tǒng)(Memory ManagementUnit，MMU)和協(xié)處理器(co一proeessor)，采用AMBA作為片上總線。 AdvaneedHighperformanceBus(AHB)系統(tǒng)總線上的主設(shè)備包括處理器核和usB主設(shè)備接口，從設(shè)備包括sDRAM控制器和sRAM控制器， AdvancedperipheralBus(APB)總線上設(shè)備包括sPI、125、uA盯、Tsmer和xZe接口等。處理器核包括EJ認(rèn)G調(diào)試接口，通過(guò)EJTAG接口和宿主機(jī)(Host)相連

【參考文獻(xiàn)】

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1 肖志斌;劉鵬;姚英彪;姚慶棟;;Optimizing pipeline for a RISC processor with multimedia extension ISA[J];Journal of Zhejiang University Science A(Science in Engineering);2006年02期

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1 江國(guó)范;異質(zhì)媒體雙發(fā)射處理器的設(shè)計(jì)研究[D];浙江大學(xué);2008年

本文編號(hào)：2732910