【摘要】： 運(yùn)算部件作為數(shù)據(jù)通路的重要組成部分,是數(shù)字信號(hào)處理器的核心,對(duì)芯片的性能、面積和功耗都有很重要的影響。本文的主要目的就是探討如何對(duì)運(yùn)算部件進(jìn)行優(yōu)化設(shè)計(jì)。 在“銀河飛騰”DSP芯片中,針對(duì)ALU運(yùn)算單元的定點(diǎn)和浮點(diǎn)指令的運(yùn)算過程,提出以下優(yōu)化方案,對(duì)其第一站的一個(gè)41位加法器、第二站的一個(gè)56位移位器和第三站的一個(gè)56位移位器采用全定制方法設(shè)計(jì)。 在41位加法器設(shè)計(jì)中,研究了各種快速加法器的算法,采用速度最快的K-S算法進(jìn)行全定制邏輯設(shè)計(jì)和版圖設(shè)計(jì)。對(duì)版圖提取寄生參數(shù)網(wǎng)表通過SPICE模擬結(jié)果表明,典型條件下,關(guān)鍵路徑延遲0.955ns,面積12280μm~2。 在56位桶形移位器設(shè)計(jì)中,在比較了各種譯碼移位方式之后,采用了速度較快,傳輸較穩(wěn)定的2級(jí)3-8混合譯碼的結(jié)構(gòu)。采用單傳輸管作為移位陣列,無(wú)源陣列大幅度節(jié)省了功耗。對(duì)版圖提取寄生參數(shù)網(wǎng)表通過SPICE模擬結(jié)果表明,典型條件下,關(guān)鍵路徑延遲(譯碼到數(shù)據(jù)輸出)0.734ns,面積8152μm~2。 本文還針對(duì)兩個(gè)全定制設(shè)計(jì)模塊提出完整的流片測(cè)試方案,采用掃描測(cè)試的方法借助FPGA-PCB板,使用最小的硬件成本進(jìn)行功能和性能上的測(cè)試。此外還對(duì)全定制模塊建立視圖,嵌入到ALU運(yùn)算單元中進(jìn)行綜合并且進(jìn)行物理設(shè)計(jì)。采用了全定制模塊設(shè)計(jì)在三個(gè)流水站上的時(shí)序都有0.3ns左右的提高,很好地達(dá)到了優(yōu)化目的。設(shè)計(jì)過程表明,采用全定制和半定制相結(jié)合的設(shè)計(jì)比單純的半定制設(shè)計(jì)在時(shí)序、面積和功耗上都有明顯的改進(jìn)。
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2006
【分類號(hào)】：TP368.1
【圖文】：

國(guó)防科學(xué)技術(shù)大學(xué)研究生院工程碩士學(xué)位論文數(shù)據(jù)通路是處理器的核心，進(jìn)行所有的計(jì)算，處理器中其它存儲(chǔ)器控制器等都是對(duì)它的支持。YHFT一DSP的CPU數(shù)據(jù)通路有兩條，如圖2一2所示

設(shè)計(jì)工作量的差別。分別搭建兩種方案的整體電路結(jié)構(gòu)，通過Hspiee模擬，并且初步對(duì)晶體管尺寸改進(jìn)。發(fā)現(xiàn)邏輯上純粹K-S樹結(jié)構(gòu)要快大約40Ps。選擇加法器的結(jié)構(gòu)如圖3一5所示。333333333333333332位K一S樹樹樹15位K一S樹樹 樹11位K一S樹樹樹11位K一S樹樹 1115位K一S樹樹樹 加法器 器器 加法器 器 器 加法器 器器 加法器 器 加 加法器 器器器器器器器器器器器器器器器 器器器器器器器器器器器器器器 111111111111111115組2選l開關(guān) 關(guān)關(guān)11組2選1開關(guān) 關(guān)中間巧位高11位圖3一5基于K-S樹的選擇加法器為了達(dá)到最快的速度，這里的41位加法器采用純K-S樹作

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本文編號(hào)：2731899