【摘要】： 運算部件作為數據通路的重要組成部分,是數字信號處理器的核心,對芯片的性能、面積和功耗都有很重要的影響。本文的主要目的就是探討如何對運算部件進行優(yōu)化設計。 在“銀河飛騰”DSP芯片中,針對ALU運算單元的定點和浮點指令的運算過程,提出以下優(yōu)化方案,對其第一站的一個41位加法器、第二站的一個56位移位器和第三站的一個56位移位器采用全定制方法設計。 在41位加法器設計中,研究了各種快速加法器的算法,采用速度最快的K-S算法進行全定制邏輯設計和版圖設計。對版圖提取寄生參數網表通過SPICE模擬結果表明,典型條件下,關鍵路徑延遲0.955ns,面積12280μm~2。 在56位桶形移位器設計中,在比較了各種譯碼移位方式之后,采用了速度較快,傳輸較穩(wěn)定的2級3-8混合譯碼的結構。采用單傳輸管作為移位陣列,無源陣列大幅度節(jié)省了功耗。對版圖提取寄生參數網表通過SPICE模擬結果表明,典型條件下,關鍵路徑延遲(譯碼到數據輸出)0.734ns,面積8152μm~2。 本文還針對兩個全定制設計模塊提出完整的流片測試方案,采用掃描測試的方法借助FPGA-PCB板,使用最小的硬件成本進行功能和性能上的測試。此外還對全定制模塊建立視圖,嵌入到ALU運算單元中進行綜合并且進行物理設計。采用了全定制模塊設計在三個流水站上的時序都有0.3ns左右的提高,很好地達到了優(yōu)化目的。設計過程表明,采用全定制和半定制相結合的設計比單純的半定制設計在時序、面積和功耗上都有明顯的改進。
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2006
【分類號】：TP368.1
【圖文】：

國防科學技術大學研究生院工程碩士學位論文數據通路是處理器的核心，進行所有的計算，處理器中其它存儲器控制器等都是對它的支持。YHFT一DSP的CPU數據通路有兩條，如圖2一2所示

設計工作量的差別。分別搭建兩種方案的整體電路結構，通過Hspiee模擬，并且初步對晶體管尺寸改進。發(fā)現邏輯上純粹K-S樹結構要快大約40Ps。選擇加法器的結構如圖3一5所示。333333333333333332位K一S樹樹樹15位K一S樹樹 樹11位K一S樹樹樹11位K一S樹樹 1115位K一S樹樹樹 加法器 器器 加法器 器 器 加法器 器器 加法器 器 加 加法器 器器器器器器器器器器器器器器器 器器器器器器器器器器器器器器 111111111111111115組2選l開關 關關11組2選1開關 關中間巧位高11位圖3一5基于K-S樹的選擇加法器為了達到最快的速度，這里的41位加法器采用純K-S樹作

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本文編號：2731899