基于FPGA的8051單片機(jī)IP核設(shè)計(jì)及應(yīng)用
發(fā)布時(shí)間:2020-06-27 06:45
【摘要】: 單片微型計(jì)算機(jī)(單片機(jī))是將微處理器CPU、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)/計(jì)數(shù)器、輸入/輸出并行接口等集成在一起。由于單片機(jī)具有專門為嵌入式系統(tǒng)設(shè)計(jì)的體系結(jié)構(gòu)與指令系統(tǒng),所以它最能滿足嵌入式系統(tǒng)的應(yīng)用要求。Intel公司生產(chǎn)的MCS-51系列單片機(jī)是我國(guó)目前應(yīng)用最廣的單片機(jī)之一。 隨著可編程邏輯器件設(shè)計(jì)技術(shù)的發(fā)展,每個(gè)邏輯器件中門電路的數(shù)量越來越多,一個(gè)邏輯器件就可以完成本來要由很多分立邏輯器件和存儲(chǔ)芯片完成的功能。這樣做減少了系統(tǒng)的功耗和成本,提高了性能和可靠性。FPGA就是目前最受歡迎的可編程邏輯器件之一。IP核是將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,設(shè)計(jì)成可修改參數(shù)的模塊,讓其他用戶可以直接調(diào)用這些模塊,這樣就大大減輕了工程師的負(fù)擔(dān),避免重復(fù)勞動(dòng)。隨著FPGA的規(guī)模越來越大,設(shè)計(jì)越來越復(fù)雜,使用IP核是一個(gè)發(fā)展趨勢(shì)。 本課題結(jié)合FPGA與8051單片機(jī)的優(yōu)點(diǎn),主要針對(duì)以下三個(gè)方面研究: (1)FPGA開發(fā)平臺(tái)的硬件實(shí)現(xiàn) 選用Xilinx公司的XC3S500E-PQ208-4-C作為核心器件,采用Intel公司的EEPROM芯片2816A和SRAM芯片6116作為片內(nèi)程序存儲(chǔ)器,搭建FPGA的硬件開發(fā)平臺(tái)。 (2)用VHDL語言實(shí)現(xiàn)8051IP核 分析研究8051系列單片機(jī)內(nèi)部各模塊結(jié)構(gòu)以及各部分的連接關(guān)系,實(shí)現(xiàn)了基于FPGA的8051IP核。主要包括如下幾個(gè)模塊:CPU模塊、片內(nèi)數(shù)據(jù)存儲(chǔ)器模塊、定時(shí)/計(jì)數(shù)器模塊、并行端口模塊、串行端口模塊、中斷處理模塊、同步復(fù)位模塊等。 (3)基于FPGA的8051IP核應(yīng)用 用所設(shè)計(jì)的8051IP核,實(shí)現(xiàn)了對(duì)一個(gè)4×4鍵盤的監(jiān)測(cè)掃描、鍵盤確認(rèn)、按鍵識(shí)別等應(yīng)用。
【學(xué)位授予單位】:太原理工大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2007
【分類號(hào)】:TP368.11
【圖文】:
IOB簡(jiǎn)圖
;此時(shí)得到的結(jié)果res_3_o(4)即半進(jìn)位位;resolt_bl(8)就是進(jìn)位位。而運(yùn)算結(jié)果是否溢出,則由res_6_4(3)與res_8_7(l)異或得到。圖4一4是該加法(減法)器在Mode1Sim上的仿真圖。圖4一4加法(減法)器仿真圖Figure4一 Adder(Subtracter)SimulateDiagram.乘法器乘法器的實(shí)現(xiàn)使用了“部分積右移法”。將被乘數(shù)置于寄存器b中,乘數(shù)則從累加器ACC中移入輔助寄存器mda,還有一個(gè)輔助寄存器耐b被賦初值“00000000”。先看乘數(shù)最低位mda(O),如果mda(O)=‘1’,則部分積sum<=(‘O’&mdb)+(‘O’&b);也即sum=(‘O’&mdb)。如果mda(O)=’o’,則部分積sum<=‘O’&mdb:38
本文編號(hào):2731463
【學(xué)位授予單位】:太原理工大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2007
【分類號(hào)】:TP368.11
【圖文】:
IOB簡(jiǎn)圖
;此時(shí)得到的結(jié)果res_3_o(4)即半進(jìn)位位;resolt_bl(8)就是進(jìn)位位。而運(yùn)算結(jié)果是否溢出,則由res_6_4(3)與res_8_7(l)異或得到。圖4一4是該加法(減法)器在Mode1Sim上的仿真圖。圖4一4加法(減法)器仿真圖Figure4一 Adder(Subtracter)SimulateDiagram.乘法器乘法器的實(shí)現(xiàn)使用了“部分積右移法”。將被乘數(shù)置于寄存器b中,乘數(shù)則從累加器ACC中移入輔助寄存器mda,還有一個(gè)輔助寄存器耐b被賦初值“00000000”。先看乘數(shù)最低位mda(O),如果mda(O)=‘1’,則部分積sum<=(‘O’&mdb)+(‘O’&b);也即sum=(‘O’&mdb)。如果mda(O)=’o’,則部分積sum<=‘O’&mdb:38
【參考文獻(xiàn)】
相關(guān)期刊論文 前4條
1 井新宇;基于CPU和FPGA/CPLD結(jié)構(gòu)設(shè)計(jì)電子系統(tǒng)[J];電子工程師;2004年08期
2 周寧寧,劉勝;基于FPGA技術(shù)的CPU模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)[J];南京郵電學(xué)院學(xué)報(bào);2003年01期
3 張有志,孫科;一種基于FPGA的微處理器系統(tǒng)[J];山東大學(xué)學(xué)報(bào)(工學(xué)版);2003年04期
4 許偉堅(jiān),周劍揚(yáng),吳偉賢,陳輝煌;基于PSL/Sugar語言的RISC模塊驗(yàn)證[J];廈門大學(xué)學(xué)報(bào)(自然科學(xué)版);2005年03期
本文編號(hào):2731463
本文鏈接:http://sikaile.net/kejilunwen/jisuanjikexuelunwen/2731463.html
最近更新
教材專著